Соблюдение Правил конференции строго обязательно! Флуд, флейм и оффтоп преследуются по всей строгости закона! За статью можно проголосовать на странице материала.
Member
Статус: Не в сети Регистрация: 01.12.2002 Фото: 0
У каждой микросхемы памяти есть вход CLK, на который подаётся тактовый импульс со своим периодом, с которым синхронизируются все тайминги. В данном случае период импульса составляет 0,5 нс, т.е. частота опорной синхронизации CLK равна 2000 МГц. Однако при такой частоте синхронизации длительности сигналов ЗУ должны возрасти до 18-20-20-40, чтобы микросхема успевала находить либо записывать данные. Зачем насиловать железо, если , например, при CLK 1200 МГц можно подобрать наименьшие длительности ЗУ и получить практически одинаковую пропускную способность памяти?
Member
Статус: Не в сети Регистрация: 24.11.2002 Откуда: New Mexico, USA Фото: 37
Crash Ещё раз и по-подробнее, как разгонять через настройку CLK. Очень интересно, но не совсем понял. Хочу побить 57000 по чтению в AIDA и 36нс латенность. Мы со slamms пытаемся взять рекорды с самсунговской B-die памятью.
Member
Статус: Не в сети Регистрация: 01.12.2002 Фото: 0
VRoman, простой пример: человеку нужно преодолеть дистанцию в 10 м минимум за 10 секунд. Для этого, раскорячившись, нужно делать 10 шагов 1 секунду, а можно сделать и 20 шагов по 2 шага по 0,5 м в секунду. Важно условие: человеку нельзя приходить в точку раньше, позже разрешается. И в первом, и во втором случае на преодоление уходит 10 секунд, однако во втором случае частота шага в 2 раза больше. Я о том, что длительности сигналов измеряются не в тактах, а в наносекундах. На частоте 2000 МГц CL=18T, а на 1200 МГц CL,к примеру, равно 15T, но в обоих случаях время длительности CL может быть одинаковым.
Member
Статус: Не в сети Регистрация: 24.11.2002 Откуда: New Mexico, USA Фото: 37
Crash А ну это-то понятно, что сами чипы работают по времени, а не частоте. Я это открытие ещё во временя DDR1 сделал, можно было расчитать почти все рабочие частоты и тайминги к ним зная всего одну стабильную комбинацию. Я проще расчитывал, на 1 шаг тайминга нужно было определённое количество МГц и не больше, т.е. это и был минимальный отрезок времени необходимый для памяти на выполнение определённой операции. Увеличивая частоту надо было пропорционально увеличивать тайминги. Если пропорции сохранять, то скорость памяти линейно возрастает с частотой до тех пор, пока её не ограничивает L3 (что зависит от процессора). Некоторые тайминги реагировали на повышение напряжения, а некоторые совершенно нет. Если тайминги поднимать быстрее частоты, то прирост производительности будет меньше ожидаемого, а в худшем случае и обратный эффект. Из личного опыта максимальная производительность конкретных чипов памяти достигается где-то на 95-97% от их максимальной частоты, но при этом с меньшими таймингами, чем на 100%.
Я сначала подумал, что ты говорил про настройку CLK для памяти. Вчера прогнал десяток значений CLK от 0 до 40, и хотел тебя огорчить, что в производительности разницы не было.
Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 74
Вы не можете начинать темы Вы не можете отвечать на сообщения Вы не можете редактировать свои сообщения Вы не можете удалять свои сообщения Вы не можете добавлять вложения