Хз. Но по мне так два средних чипа на одном интерепозере это то, в какую сторону скорее всего пойдёт АМД и nVidia.
Во первых у HBM памяти у каждого чипа свой контроллер памяти, а значит вполне можно организовать чтобы она была общей на оба чипа. Во вторых два чипа на одном интерпозере смогут иметь прямой обмен данными без всяких мостов увеличивающих задержки.
Во вторых средний чип куда дешевле и быстрее произвести, чем большой.
В общем время покажет всё.

какой такой "свой контроллер"? такой же, как и в SDRAM (там, внезапно, тоже доступ не напрямую к ячейкам, а через "контроллер")?
а разделяемая шина памяти - это еще тот гемор, дополнительные задержки на согласование между кристаллами, кто же первый к памяти обратится, не говоря уже о том что передача данных пакетная идет...


чем 2 чипа на интерпозере отличаются от двух чипов, соединенных SLI мостиком? интерпозер добавляет магии?

Флагманский вариант NVIDIA Pascal может содержать два кристалла в одной упаковке... фиг его знает, а может и не содержать...)))

Добавлено спустя 41 секунду:
баломуты

Как минимум разница в расстоянии, на интерпозере они будут в паре сантиметров друг от друга, на подложке которая сможет обеспечить минимальный отклик, что очень важно. Тем самым можно обеспечить прямое их взаимодествие без всяких мостиков.

Ну если посмотреть схемы устройства HBM памяти то увидим, каждой HBM нулевой слой это контроллер памяти.

Не вижу тут ни какого гемора, те же самые процессоры давно научились разделять оперативную память между ядрами. А тут сразу гемор, и там в целом не так сложно развести приоритет к обращению. Типа какой чип выполняет более важную задачу, тому и отдавать первому доступ к памяти.

какой такой "отклик подложки"? вообще-то на задержку в линиях всем плевать, цифры там смешные (около 5 нс на метр). а вот сами контроллеры шины - таки задержку вносят.


если посмотреть даташит на обычную SDRAM (ну либо всякие более всежие DDR/GDDR), то тоже можно увидеть контроллер. который там живет уже 2 десятка лет. но почему-то никто в здравом уме не делал разделяемую память на них. а с чего бы на HBM делать?...


никто оперативную память не разделяет. разделяют доступ к собссно контроллеру памяти - какое ядро будет выгребать/получать данные оттуда. в более сложных камнях с интегрированным контроллером - там уже ядра с контроллером общались параллельно, не блокируя друг друга. а в еще более сложных системах почему-то городят NUMA с межпроцессорными шинами - вместо того чтобы "разделять память"...


да-да, прервать блочное чтение куска памяти и выполнить запрос другого чипа. что изрядно просадит производительность системы...