Member
Статус: Не в сети Регистрация: 22.07.2007 Откуда: г.Новокузнецк
Хз. Но по мне так два средних чипа на одном интерепозере это то, в какую сторону скорее всего пойдёт АМД и nVidia. Во первых у HBM памяти у каждого чипа свой контроллер памяти, а значит вполне можно организовать чтобы она была общей на оба чипа. Во вторых два чипа на одном интерпозере смогут иметь прямой обмен данными без всяких мостов увеличивающих задержки. Во вторых средний чип куда дешевле и быстрее произвести, чем большой. В общем время покажет всё.
Во первых у HBM памяти у каждого чипа свой контроллер памяти, а значит вполне можно организовать чтобы она была общей на оба чипа.
какой такой "свой контроллер"? такой же, как и в SDRAM (там, внезапно, тоже доступ не напрямую к ячейкам, а через "контроллер")? а разделяемая шина памяти - это еще тот гемор, дополнительные задержки на согласование между кристаллами, кто же первый к памяти обратится, не говоря уже о том что передача данных пакетная идет...
<TopUpdate> писал(а):
Во вторых два чипа на одном интерпозере смогут иметь прямой обмен данными без всяких мостов увеличивающих задержки.
чем 2 чипа на интерпозере отличаются от двух чипов, соединенных SLI мостиком? интерпозер добавляет магии?
Member
Статус: Не в сети Регистрация: 22.07.2007 Откуда: г.Новокузнецк
NiTr0 писал(а):
чем 2 чипа на интерпозере отличаются от двух чипов, соединенных SLI мостиком? интерпозер добавляет магии?
Как минимум разница в расстоянии, на интерпозере они будут в паре сантиметров друг от друга, на подложке которая сможет обеспечить минимальный отклик, что очень важно. Тем самым можно обеспечить прямое их взаимодествие без всяких мостиков.
NiTr0 писал(а):
какой такой "свой контроллер"
Ну если посмотреть схемы устройства HBM памяти то увидим, каждой HBM нулевой слой это контроллер памяти.
NiTr0 писал(а):
а разделяемая шина памяти - это еще тот гемор, дополнительные задержки на согласование между кристаллами, кто же первый к памяти обратится
Не вижу тут ни какого гемора, те же самые процессоры давно научились разделять оперативную память между ядрами. А тут сразу гемор, и там в целом не так сложно развести приоритет к обращению. Типа какой чип выполняет более важную задачу, тому и отдавать первому доступ к памяти.
Member
Статус: Не в сети Регистрация: 23.02.2013 Откуда: г. Орел
<TopUpdate> писал(а):
Тем самым можно обеспечить прямое их взаимодествие без всяких мостиков.
для этого нужно разработать новую шину а еще научать софт (аки драйвер) ее понимать а еще решить программные проблемы реализации "двух чипового рендеринга"... и о чудо мы изобрели слай / кросс. просто с новой шиной которая дает - ничего. реали лучше изобрести "один пул адресов в памяти" и дать каждому чипу напрямую работать с этим пулом - но это... мего сложно сделать так чтоб псп не упала раза в два. слай используется по сути для передачи готового кадра с ведомого на ведущий адаптер - там не нужны супер пупер шины и отклик. все остальное требует технологий и решений которые не появятся в гпу по причине сложности. те даже появление л3 уровня кеша на гпу не решит проблемы даже интел не решила проблемы в своих кор дуо эти проблемы лежат за уровнем "пропускной способности шин" и других малозначимых факторов.
<TopUpdate> писал(а):
Ну если посмотреть схемы устройства HBM памяти то увидим, каждой HBM нулевой слой это контроллер памяти.
у каждой память есть контроллер на стороне "модулей" потому что грубо говоря "сигналы" которые посылает процессор памяти кто то должен расшифровать и прочитать (отдать) или записать в ячейки памяти. это так называемое "кодирование сигналов" почему только для стековой памяти стали очевидны эти вещи фиг знает просто сама по себе память сложней и больше отводиться вопросам сигнальной структуры но память есть память стековая они или не очень.
<TopUpdate> писал(а):
Не вижу тут ни какого гемора, те же самые процессоры давно научились разделять оперативную память между ядрами.
процессоры не научились это делать. поэтому и существует л3 - общий для всех ядер. есть конечно цпу которые могут работать с кешами выше порядка но там очень специфичные архитектуры которые в массовых задачах буду тормозами. поэтому у цпу часто один 128битный кп разбитый на 2 части в цпу который прикручен к таким блокам "предвыборка данных" и "предсказатель ветвлений" ну и кеш л3. как таковой цпу разделяют свои л1 (инструкций и данных) и л2 все остальное коммунизм.
_________________ Мертвый киберпанк с улыбкой мутанта... (:
на подложке которая сможет обеспечить минимальный отклик, что очень важно
какой такой "отклик подложки"? вообще-то на задержку в линиях всем плевать, цифры там смешные (около 5 нс на метр). а вот сами контроллеры шины - таки задержку вносят.
<TopUpdate> писал(а):
Ну если посмотреть схемы устройства HBM памяти то увидим, каждой HBM нулевой слой это контроллер памяти.
если посмотреть даташит на обычную SDRAM (ну либо всякие более всежие DDR/GDDR), то тоже можно увидеть контроллер. который там живет уже 2 десятка лет. но почему-то никто в здравом уме не делал разделяемую память на них. а с чего бы на HBM делать?...
<TopUpdate> писал(а):
Не вижу тут ни какого гемора, те же самые процессоры давно научились разделять оперативную память между ядрами.
никто оперативную память не разделяет. разделяют доступ к собссно контроллеру памяти - какое ядро будет выгребать/получать данные оттуда. в более сложных камнях с интегрированным контроллером - там уже ядра с контроллером общались параллельно, не блокируя друг друга. а в еще более сложных системах почему-то городят NUMA с межпроцессорными шинами - вместо того чтобы "разделять память"...
<TopUpdate> писал(а):
Типа какой чип выполняет более важную задачу, тому и отдавать первому доступ к памяти.
да-да, прервать блочное чтение куска памяти и выполнить запрос другого чипа. что изрядно просадит производительность системы...
Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 82
Вы не можете начинать темы Вы не можете отвечать на сообщения Вы не можете редактировать свои сообщения Вы не можете удалять свои сообщения Вы не можете добавлять вложения