Будет выезжать только засчёт частоты

Адепты свято верят что АМД пойдет именно таким путём, увеличивая число ядер в CCX. Отхода от универсальной схемы в таком раскладе не предвидится, а вот роста межъядерных и задержек доступа к памяти, пожалуй, не избежать.

Это если в CCX будет не 4, а 6 или 8 ядер, и Zeppelin 2 с двумя CCX будет соответственно, 12-16 ядерным.

А смысл городить 12/16 ядер? Пусть лучше будет 8-ядерник, но с одним ццх.

Потому что 2 * 8-ядерных CCX никто даже за 500$ продавать не будет. Дураков нет.

А как же тредрипперы?

Там можно закатать до 32 ядер, с четырьмя ццх, или хотя бы 24, ну и цена будет не 500 баков

В эпиках наверно, ядер вдвое побольше будет. Ну а массовым пользователям хватило бы 8-ядерника на 8-ядерном ццх, ну и неплохо бы 6-ядерные апу - тоже на основе одного ццх.

А тредриппер можно спокойно и 64-ядерный забабахать в таком случае

8-миядерные АПУ нужны. Уже здесь и сейчас.

8-миядерные АПУ нужны. Уже здесь и сейчас.

угу, хочу 8 ядер апу, с ддр5 =) а лучше с хбм кешом

эра многоядерности будет пока будет возможно потому что это просто и не упирается пока ни в какие приделы

Также и с АМД - лучше пусть один 8-ядерный ццх...А смысл городить 12/16 ядер? Пусть лучше будет 8-ядерник, но с одним ццх.

Но хочется надеяться на один единый 8-ядерный CCX. На*ер не надо таких 12/16 ядер

8-миядерные АПУ нужны. Уже здесь и сейчас.

Не всё и не всегда можно распараллеливать.

Но хочется надеяться на один единый 8-ядерный CCX. На*ер не надо таких 12/16 ядер

Зря смеёшься

Тогда придется редизайнить CCX полностью, добавлять в каждый дополнительные линии PCI-E и второй канал контроллера памяти. Сомневаюсь что дизайн "2 ссх в кристалле" сменится дизайном "1 большой ссх в кристалле".

Я все еще жду пруфы, где Raven Ridge с одним CCX ногибает Pinnacle Ridge с двумя. А то как голубки поете, незнамо о чем.

С синдромом "пса в будке", который выработался после продолжительного кормления объедками от интела. Ну, дайте, лучше 8 ядер, ну плиз, ну улучшите, плиз, ну не надо 12 ядер .

Zen 2 with GF and TSMC
Hello all,
My contact at AMD told me the following and i think it makes sense for Zen 2 plan.
First of all, the existing Zen is CCX+IO as a SoC (System on the Chip). It's basically the modern CPU where the north bridge of IO is integrated with the CCX of the CPU part. What they are doing for Zen 2 is that they actually makes CCX only for the Zen die. Instead, they go back to make the IO as a separate North bridge IO chip.
I know it doesn't make sense for consumers but it will bring the following benefits:
The 16 cores CCX chip is going to be less than 200mm2 in 7nm. this makes the 4 chip MCM around 800mm2 to makes a 64 cores CPU manufactured by TSMC 7nm
The North Bridge IO chip is going to be manufactured by GF and can be used with 12/14nm process and also fulfill the WSA obligation where AMD needs to order enough wafers
If AMD doesn't do that, they will have to do a 48 cores where IO is also part of the CPU die. I think that's their original plan when they plan to go with GF.
This probably means that we will need new motherboard for both Zen 2 consumer and enterprise part, which is backward compatible with the existing CPU (kind of like when they switch from AM3=>AM3+)
I am also told that the 7nm APU will just be a existing shrink of the raven ridge. This makes sense as it will be less than 100mm2, perfect for GF less-competitive process.
This means 16 cores for Ryzen 3 and 64 cores for EPYC 2 with the new mobo.

Yep I had intended to go into more detail on the L3, possibly discussing having the on-controller die as L4 and even different types of memory, but as usual the video was over 20 minutes and the end got cut short.
64MB is a helluva lot cache to have on chip (and point noted on yields), but I guess if everything else is on another chip it's still a huge win overall.

A separate cache die was done, recall Crystal Well, Intel's embedded ram for their Iris Pro in Broadwell et al.. When not using the iGPU, that large chunk of cache served as the CPU's L4 and in some workloads, provided a nice lift in performance. Essentially, anything to avoid frequent system RAM access can help. With a multi-die approach, there's flexibility in design choices, AMD could use cheaper HBM3 as an L4 cache die for instance. High end server models, a single stack of HBM3, 4GB of L4 with 512GB/s bandwidth, would be spectacular for server databases and HPC workloads.

TSMC и GF по моему пионеры в многослойной компоновке чипов - вот это куда более вероятный тренд развития чипостроения, как по мне.

А зен2 разве не к 2021 Лизой обещан?