- Какой вольтаж выбрать для какой частоты?
- #77

- Какие пределы по вольтажу для ZEN+?
- Для ZEN+ предел стабильности кремния (LP12) по вольтажу: для всех ядер 1,330 и 1,425 для одного ядра при условии PBO Scalar 1X (это стоит у всех мат плат по дефолту без исключения). Для PBO Scalar 10X это 1,400 и 1,480 соответственно. Выше - гарантированные проблемы с TDP и со стабильностью. То-есть если вы наваливаете свыше 1,48 для разгона по всем ядрам - процесс деградации процессора запущен.Норма до 1,45.

- Какую температуру не стоит превышать при разгоне?
- 80-85 градусов максимально допустимая. Рекомендуемая рабочая 70-75 (это не касается стресс пакетов).

- Гонится ли лучше ОЗУ на ZEN+?
- Нет, контроллер памяти идентичен прошлому поколению, даже имеет идентичные прошивки. Единственно улучшение - более низкая потребность в SOC voltage. Статистика разгона памяти : 3400 МГц - 12,5% образцов , 3466 МГц - 25,0% образцов ,3533 МГц - 62,5% образцов при условии использования памяти на чипах Samsung b-die.

- Имеют ли материнские платы на чипсете X470 преимущества перед X370?
- Единственное преимущество - улучшенный разгон ОЗУ. Только X470 имеет улучшенное экранирование шин, улучшенную топологию шин, заземление DIMM разъемов + измененный дизайн VRM(они стали холоднее). По разгону процйессора - отличий нет.

- Precision boost override доступен только для X470?
- Нет, данная функция доступна и X370 и 350 и 320, но с модифицированным биосом, который можно скачать в этой шапке.

- Как настроить вольтаж CPU чтоб работало энергосбережение + сброс частоты в простое?
- Через режим Offset +

- Стоит ли использовать P-state разгон?
- Смысла в данном виде разгона нет, даже при ручном разгоне на последних AGESA был добавлен автоматический режим энергосбережения

- Можно ли настроить отдельно разгон для одного ядра и для всех остальных?
- Частично да, но на материнских платах со встроенным BCLK. Вольтаж процессора через Offset + , множитель авто, BCLK 100-101.4. Абсолютно реально получить 4450 мгц для одного ядра (разумеется если экземпляр процессора попался удачный). Так же некоторые материнские платы имеют функцию дополнительно авторазгона, к примеру на ASUS crosshair 6/7 есть функция PE (performance enhancer) которая позволяет добавить частоту для всех ядер до 4,2-4,3 ггц + буст одного ядра до 4350мгц.

- Какая память (на каких чипах) предпочтительна для ZEN+?
- Samsung b-die имеет наилучшую совместимость и разгонный потенциал

- Какой рекомендуемый вольтаж для SOC при разгоне ОЗУ?
- 1,025 - 1,056 вольта достаточно чтоб достичь 3533мгц. Предел 1,17.

DRAM Calculator for Ryzen™ 1.5.1 + MEMbench 0.7 >> Процессоры AMD Ryzen 1000-й серии (Summit Ridge\Zen\14nm\AM4) #16272644 (Последнее обновление : 13 мая ) + инструкция >> Процессоры AMD Ryzen 2000-й серии (Pinnacle Ridge\Zen+\12nm\AM4) #15856808

>> Фризы, лаги и статтеры : откуда они и как с ними бороться (AMD/Intel) << Процессоры AMD Ryzen 1000-й серии (Summit Ridge\Zen\14nm\AM4) #15277291
NEW! Pinnacle Ridge часть 1 (Что такое XFR 2.0 и какой лимит разгона процессора, новый ли контроллер памяти , какую частоту DRAM можно выжать + особенности разгона процессоров ZEN+)
NEW! Исследование вольт-частотной кривой при разгоне R7 1700 и R7 2700X по всем ядрам (Gamers Nexus)
NEW! Исследование эффективности SMT

Some refresh misconceptions:

We next describe how a few rows in all banks are refreshed during the tRFC period. As DRAM chip capacities increase, the number of rows on the chip also increases. Since the retention time (64 ms) and refresh interval (7.8 µs) have remained constant, the number of rows that must be refreshed in every refresh interval has increased. In modern 4Gb chips, eight rows must be refreshed in every bank in a single tRFC window. Some prior works have assumed that a row refresh is equivalent to an Activate+Precharge sequence for that row. Therefore, the refresh process was assumed to be equivalent to eight sequential Activate+Precharge commands per bank, with multiple banks performing these operations in parallel. However, DRAM chip specifications reveal that the above model over-simplifies the refresh process. First, eight sequential Activate+Precharge sequences will require time = 8 x tRC. For a 4Gb DRAM chip, this equates to 390 ns. But tRFC is only 260 ns, i.e., there is no time to issue eight sequential Activate+Precharge sequences and allow recovery time at the end. Also, parallel Activates in eight banks would draw far more current than is allowed by the tFAW constraint. Second, the DRAM specifications provide the average current drawn during an Activate/Precharge (IDD0) and Refresh (IDD5). If Refresh was performed with 64 Activate+Precharge sequences (64 = 8 banks x 8 rows per bank), we would require much more current than that afforded by IDD5. Hence, the refresh process uses a method that has higher efficiency in terms of time and current than a sequence of Activate and Precharge commands.