- Какие пределы по вольтажу для ZEN+? - Для ZEN+ предел стабильности кремния (LP12) по вольтажу: для всех ядер 1,330 и 1,425 для одного ядра при условии PBO Scalar 1X (это стоит у всех мат плат по дефолту без исключения). Для PBO Scalar 10X это 1,400 и 1,480 соответственно. Выше - гарантированные проблемы с TDP и со стабильностью. То-есть если вы наваливаете свыше 1,48 для разгона по всем ядрам - процесс деградации процессора запущен.Норма до 1,45.
- Какую температуру не стоит превышать при разгоне? - 80-85 градусов максимально допустимая. Рекомендуемая рабочая 70-75 (это не касается стресс пакетов).
- Гонится ли лучше ОЗУ на ZEN+? - Нет, контроллер памяти идентичен прошлому поколению, даже имеет идентичные прошивки. Единственно улучшение - более низкая потребность в SOC voltage. Статистика разгона памяти : 3400 МГц - 12,5% образцов , 3466 МГц - 25,0% образцов ,3533 МГц - 62,5% образцов при условии использования памяти на чипах Samsung b-die.
- Имеют ли материнские платы на чипсете X470 преимущества перед X370? - Единственное преимущество - улучшенный разгон ОЗУ. Только X470 имеет улучшенное экранирование шин, улучшенную топологию шин, заземление DIMM разъемов + измененный дизайн VRM(они стали холоднее). По разгону процйессора - отличий нет.
- Precision boost override доступен только для X470? - Нет, данная функция доступна и X370 и 350 и 320, но с модифицированным биосом, который можно скачать в этой шапке.
- Как настроить вольтаж CPU чтоб работало энергосбережение + сброс частоты в простое? - Через режим Offset +
- Стоит ли использовать P-state разгон? - Смысла в данном виде разгона нет, даже при ручном разгоне на последних AGESA был добавлен автоматический режим энергосбережения
- Можно ли настроить отдельно разгон для одного ядра и для всех остальных? - Частично да, но на материнских платах со встроенным BCLK. Вольтаж процессора через Offset + , множитель авто, BCLK 100-101.4. Абсолютно реально получить 4450 мгц для одного ядра (разумеется если экземпляр процессора попался удачный). Так же некоторые материнские платы имеют функцию дополнительно авторазгона, к примеру на ASUS crosshair 6/7 есть функция PE (performance enhancer) которая позволяет добавить частоту для всех ядер до 4,2-4,3 ггц + буст одного ядра до 4350мгц.
- Какая память (на каких чипах) предпочтительна для ZEN+? - Samsung b-die имеет наилучшую совместимость и разгонный потенциал
- Какой рекомендуемый вольтаж для SOC при разгоне ОЗУ? - 1,025 - 1,056 вольта достаточно чтоб достичь 3533мгц. Предел 1,17.
Убедительная просьба, прячьте все (любые) картинки и видео под спойлер - [spoiler=][/spoilеr], не используйте тэг [spoilеr][/spoilеr] без знака "равно" для картинок - он для текста! Уважайте друг друга! Не у всех Интернет безлимитный и многие смотрят эту тему через телефон.
Флуд и оффтоп даже под тэгом /офф или /спойлер - награждается ЖК, как и ответы на сообщения, его содержащие. Краткие правила темы. Увидели сообщение, нарушающее правила - просто жмите СК: отвечать на такие посты не нужно!
Последний раз редактировалось 1usmus 06.07.2019 17:22, всего редактировалось 95 раз(а).
Member
Статус: Не в сети Регистрация: 04.06.2017 Фото: 6
anta777 писал(а):
Есть,
А можно достоверный источник? То, что я нашёл, было для ддр2. Я понимаю про удвоенную передачу и частоту командного интерфейса. Покажите мне, что для ддр4 размер берсты 8бит, а не 16.
The burst length is determined by DRAM technology, and the value directly decides the minimum access granularity (you can treat it as minimum cache line size), e.g., for a popular 64-bit data bus, the granularity (burst_length*bus_width) is 8B in SDRAM, 16B in DDR, 32B in DDR2 and 64B in DDR3. So, what is the granularity value for DDR4? 128B? The answer is NO, it is still 64B. The reason is that 64B granularity (or cache line size) is so widely used today, and the data locality is expected to keep lowering in future, that is saying 128B line size will cause a serious bandwidth waste as most fetched data will never be used. DDR4 keeps burst length of 8, and it adopts the bank group concept previously used in GDDR5 to bridge the larger gap between bus and core frequencies.]
Не стоит ставить выше 1.2В. Лучше чуть снизить частоту памяти, на 1 шаг ниже не такая и смертельная потеря, но позволяет вписать питание soc в пределы разумного. Без APU дефолт SoC - 0.8-0.9 - выше 1.15-1.17, на мой взгляд, не стоит задирать. С APU дефолт SoC - 1-1.1 - тут уже до 1.3 можно крутить, дальше не знаю, статистику надо смотреть.
Вопрос - сколько циклов нужно включения-выключения+TM5 (Я прекрасно понимаю, что ошибка может возникнуть при 8965ом включении, но есть же адекватный порог)?
Что касается длительности прогона ТМ5, то это зависит от качества памяти или от эффективности радиаторов на ней. Например, если зеленые OEM Самсунг - отбраковка по таймингам и/или ошибкам при нагреве, то гонять с полчаса...они, на повышенной частоте и повышенном напряжении могут греться. A циклов вкл/выкл ....ну несколько, если все в порядке.
Не стоит ставить выше 1.2В. Лучше чуть снизить частоту памяти, на 1 шаг ниже не такая и смертельная потеря, но позволяет вписать питание soc в пределы разумного.
думаю тут ошибка, имелось в виду 1.020, ибо выше 1.1 уже перебор
Tarkus100 писал(а):
Вопрос - сколько циклов нужно включения-выключения+TM5 (Я прекрасно понимаю, что ошибка может возникнуть при 8965ом включении, но есть же адекватный порог)?
Advanced member
Статус: Не в сети Регистрация: 07.06.2017 Откуда: Persey omicron
anta777 Для DDR4 tBL = 8 и она константа. Меня ничего не смущает в той статье по простой причине, что на практике проверено. Насчёт контроллера все сложнее , в феврале должны быть по нему дашатишиты опубликованы, снимут NDA _____________________________________
UPD. Тема про райзен и его контроллер. Ни про интел и ни про что другое. Статью я опубликовал куском и пишу про tBL=8 не просто так. Контроллер райзена не воспринимает длину пакета за 4 такта. Работоспособный минимум это 8ка.
_________________ Twitter -> @1usmus
Последний раз редактировалось 1usmus 10.11.2018 20:42, всего редактировалось 2 раз(а).
Submoderator
Статус: Не в сети Регистрация: 10.06.2011
Для DDR4 BL=8, а не tBL. Вы тут смешиваете понятия.
Добавлено спустя 1 минуту 29 секунд: Промежуток времени между третьей и четвертой операциями зависит от длины передаваемого пакета. Строго говоря, в тактах шины памяти он равен длине передаваемого пакета (2, 4 или 8), поделенного на количество элементов данных, передаваемых по внешней шине за один ее такт — 1 для устройств типа SDR, 2 для устройств типа DDR. Условно назовем эту величину «tBL».
Вы сами прочли вышенаписанное? такты шины=длина пакета (для DDR4 -8) поделенного на кол-во элементов данных по внешней шине за один такт (для DDR4 -2). Получаем-8/2=4 такта.
По Вашему получается нужно считать так: 16:2=8, чтобы получить tBL=8. Но у DDR4 длина пакета 64 бита=8 байт.
Advanced member
Статус: Не в сети Регистрация: 07.06.2017 Откуда: Persey omicron
anta777 С Вашей математикой все так, это моя ошибка что я не пояснил почему 8 тактов. Еще разок , контроллер райзена отличим о контроллера интел , минимальное tBL в случае райзена 8ка, это его особенность, личная, персональная, врожденная для работы с двумя каналами. Вы можете сами опробовать запуск системы 14 + 4 и запуск cистемы 14 + 8 для tRAS только система не даст спустить tRAS ниже 21. Попробуете, покажите скрин что получилось.
Добавлено спустя 9 минут 3 секунды: Shad2 Возможно это может потребоваться если система теряет стабильность
Submoderator
Статус: Не в сети Регистрация: 10.06.2011
Глубоковажаемый куратор! Я очень ценю Ваш труд и Ваш калькулятор. Я ни на секунду не сомневаюсь, что контроллер райзена имеет особенности, которые Вы смогли обнаружить. Еще раз выношу Вам персональную благодарность за Ваш ПРЕКРАСНЫЙ и чудесный калькулятор, очень жду обещанного на OCN обновления. Благодарен Вам за то, что Вы взяли на себя нелегкий труд куратора на укроверах.
Я просто хотел для себя выяснить тот момент, про который я и написал. Извините, пожалуйста, если показалось, что я сомневаюсь в Ваших знаниях (я сейчас читаю все Ваши ответы с 2017 года и выписываю в блокнот всю ценную информацию, которой находится очень много.
Прошу, если это возможно, объяснить мне как параллельное выполнение 3-й и 4-й операции начнется раньше начала 3-й операции? Разве минимумом не будет именно начало 3-й операции ? Или оно сдвигается ко второй?
Добавлено спустя 8 минут 36 секунд:
1usmus писал(а):
anta777 С Вашей математикой все так, это моя ошибка что я не пояснил почему 8 тактов. Еще разок , контроллер райзена отличим о контроллера интел , минимальное tBL в случае райзена 8ка, это его особенность, личная, персональная, врожденная для работы с двумя каналами. Вы можете сами опробовать запуск системы 14 + 4 и запуск cистемы 14 + 8 для tRAS только система не даст спустить tRAS ниже 21. Попробуете, покажите скрин что получилось.
Я наоборот в своей формуле привел, что tRAS должно быть больше, а не меньше, поэтому ясно, что запуск системы при 14+4 не получится. В моей формуле минимальный RAS вообще от tBL не зависит, поэтому это не сыграло роли, что я считал неправильно(4) вместо 8 (как надо для контроллера райзена).
Поэтому эта формула должна быть модифицирована: 4-я команда может быть подана не больше, чем за tBL тактов , а не за tCL-1. Отсюда tRAS min= tRCD + tCL + (tBL — tBL(в самом лучшем случае)) — 1, где tRCD — время выполнения первой операции, tCL — второй, tBL— третьей, наконец, вычитание единицы производится вследствие того, что период tRAS не включает в себя такт, на котором осуществляется подача команды PRECHARGE. Сокращая это выражение, получаем: tRCD+tCL-1 Поэтому RAS и зависит от RCD и CL ! В худшем случае RAS= tRCD+tCL+tBL (когда 3-я и 4-я операция не выполняются параллельно).
tBL у меня есть в формуле неминимального RAS. По моей формуле tRASmin=14+14-1=27 (если tRCD=tCL=14) А tRAS, где не начинается параллельное выполнение 3 и 4 операции: 14+14+8=36.
Advanced member
Статус: Не в сети Регистрация: 07.06.2017 Откуда: Persey omicron
anta777
Хорошо что вы настояли на своем, ибо вопрос возникал бы снова и снова. А еще и на ixbt...только когда это можно все успеть уже сам не знаю
Сдвигается ко второй. Если грубо говорить, то во время второй команды спустя n тактов (не буду утверждать наверняка кол-во тактов, ибо без приборов это не узнать) идет уже предзарядка не дожидаясь начала считывания данных на внешнюю микросхему . Да это рисковое занятие и зависит этот супер твик от возможностей банков, а именно возможностей RRDS/RRDL. Аналогичная ересь происходит и c tFAW, мы можем закрывать строки раньше правила из-за той самой вышеописанной параллельности. Потому память супер твикнутая греется куда сильнее, из-за того что конвеер по полной пашет. Я на след неделе буду создавать новые народные пресеты, попытаюсь продемонстрировать эти нюансы, которые мы с Вами обсуждаем второй день
anta777 писал(а):
А tRAS, где не начинается параллельное выполнение 3 и 4 операции: 14+14+8=36.
это объясняет почему хьюниксы такие требовательные к завышенному RAS, архитектурные возможности и отсутствие параллелизма
Сейчас этот форум просматривают: Pavel414 и гости: 40
Вы не можете начинать темы Вы не можете отвечать на сообщения Вы не можете редактировать свои сообщения Вы не можете удалять свои сообщения Вы не можете добавлять вложения