- Какой вольтаж выбрать для какой частоты?
- #77

- Какие пределы по вольтажу для ZEN+?
- Для ZEN+ предел стабильности кремния (LP12) по вольтажу: для всех ядер 1,330 и 1,425 для одного ядра при условии PBO Scalar 1X (это стоит у всех мат плат по дефолту без исключения). Для PBO Scalar 10X это 1,400 и 1,480 соответственно. Выше - гарантированные проблемы с TDP и со стабильностью. То-есть если вы наваливаете свыше 1,48 для разгона по всем ядрам - процесс деградации процессора запущен.Норма до 1,45.

- Какую температуру не стоит превышать при разгоне?
- 80-85 градусов максимально допустимая. Рекомендуемая рабочая 70-75 (это не касается стресс пакетов).

- Гонится ли лучше ОЗУ на ZEN+?
- Нет, контроллер памяти идентичен прошлому поколению, даже имеет идентичные прошивки. Единственно улучшение - более низкая потребность в SOC voltage. Статистика разгона памяти : 3400 МГц - 12,5% образцов , 3466 МГц - 25,0% образцов ,3533 МГц - 62,5% образцов при условии использования памяти на чипах Samsung b-die.

- Имеют ли материнские платы на чипсете X470 преимущества перед X370?
- Единственное преимущество - улучшенный разгон ОЗУ. Только X470 имеет улучшенное экранирование шин, улучшенную топологию шин, заземление DIMM разъемов + измененный дизайн VRM(они стали холоднее). По разгону процйессора - отличий нет.

- Precision boost override доступен только для X470?
- Нет, данная функция доступна и X370 и 350 и 320, но с модифицированным биосом, который можно скачать в этой шапке.

- Как настроить вольтаж CPU чтоб работало энергосбережение + сброс частоты в простое?
- Через режим Offset +

- Стоит ли использовать P-state разгон?
- Смысла в данном виде разгона нет, даже при ручном разгоне на последних AGESA был добавлен автоматический режим энергосбережения

- Можно ли настроить отдельно разгон для одного ядра и для всех остальных?
- Частично да, но на материнских платах со встроенным BCLK. Вольтаж процессора через Offset + , множитель авто, BCLK 100-101.4. Абсолютно реально получить 4450 мгц для одного ядра (разумеется если экземпляр процессора попался удачный). Так же некоторые материнские платы имеют функцию дополнительно авторазгона, к примеру на ASUS crosshair 6/7 есть функция PE (performance enhancer) которая позволяет добавить частоту для всех ядер до 4,2-4,3 ггц + буст одного ядра до 4350мгц.

- Какая память (на каких чипах) предпочтительна для ZEN+?
- Samsung b-die имеет наилучшую совместимость и разгонный потенциал

- Какой рекомендуемый вольтаж для SOC при разгоне ОЗУ?
- 1,025 - 1,056 вольта достаточно чтоб достичь 3533мгц. Предел 1,17.

DRAM Calculator for Ryzen™ 1.5.1 + MEMbench 0.7 >> Процессоры AMD Ryzen 1000-й серии (Summit Ridge\Zen\14nm\AM4) #16272644 (Последнее обновление : 13 мая ) + инструкция >> Процессоры AMD Ryzen 2000-й серии (Pinnacle Ridge\Zen+\12nm\AM4) #15856808

>> Фризы, лаги и статтеры : откуда они и как с ними бороться (AMD/Intel) << Процессоры AMD Ryzen 1000-й серии (Summit Ridge\Zen\14nm\AM4) #15277291
NEW! Pinnacle Ridge часть 1 (Что такое XFR 2.0 и какой лимит разгона процессора, новый ли контроллер памяти , какую частоту DRAM можно выжать + особенности разгона процессоров ZEN+)
NEW! Исследование вольт-частотной кривой при разгоне R7 1700 и R7 2700X по всем ядрам (Gamers Nexus)
NEW! Исследование эффективности SMT

в ведьмаке просядет фпс, я проверял

2.18 Control Gear-down Mode
The following description represents the sequence for the gear-down mode which is specified with MR3:A3. This mode is allowed just during initialization
and self refresh exit. The DRAM defaults in 1/2 rate(1N) clock mode and utilizes a low frequency MRS command followed by a sync pulse to align the
proper clock edge for operating the control lines CS_n, CKE and ODT in 1/4rate(2N) mode. For operation in 1/2 rate mode MRS command for geardown
or sync pulse are not required. DRAM defaults in 1/2 rate mode.
General sequence for operation in geardown during initialization
- DRAM defaults to a 1/2 rate(1N mode) internal clock at power up/reset
- Assertion of Reset
- Assertion of CKE enables the DRAM
- MRS is accessed with a low frequency N*tck MRS geardown CMD ( set MR3:A3 to 1
Ntck static MRS command qualified by 1N CS_n
- DRAM controller sends 1N sync pulse with a low frequency N*tck NOP CMD
tSYNC_GEAR is an even number of clocks
Sync pulse on even clock boundary from MRS CMD
- Initialization sequence, including the expiration of tDLLK and tZQinit, starts
in 2N mode after tCMD_GEAR from 1N Sync Pulse.
General sequence for operation in gear-down after self refresh exit
- DRAM reset to 1N mode during self refresh
- MRS is accessed with a low frequency N*tck MRS gear-down CMD ( set MR3:A3 to 1 )
Ntck static MRS command qualified by 1N CS_n which meets tXS or tXS_Abort
Only Refresh command is allowed to be issued to DRAM before Ntck static MRS command
- DRAM controller sends 1N sync pulse with a low frequency N*tck NOP CMD
tSYNC_GEAR is an even number of clocks
Sync pulse is on even clock boundary from MRS CMD
-Valid command not requiring locked DLL is available in 2N mode after tCMD_GEAR from 1N Sync Pulse.
-Valid command requiring locked DLL is available in 2N mode after tDLLK from 1N Sync Pulse