Господа схемотехники спасайте! Нужно сестре срочно! Сам я в схемотехнике профан, а потому прошу помощи тут!
Задание: Буферное устройство. Устройство должно передавать 24-разрядные числа. С высокоскоростной 24-разрядной шины (частота шины 40 мегагерц) информация передается на низкоскоростную 8 разрядную (1 мегагерц). Необходимо передать 1024 числа. Передача чисел с высокоскоростной шины с контролем на чётность. Если в массиве хотя бы 1 из чисел принято не правильно - выставить сигнал. По этому сигналу операция повторяется. Подсчитать сколько раз приняты ложные числа. Эту информацию передать последней порцией на медленную шину с контрольным разрядом. Использовать набор логики ТТЛ. Изобразить функциональную и принципиальную схему.
Последний раз редактировалось -GENERATOR- 14.11.2005 20:44, всего редактировалось 2 раз(а).
Member
Статус: Не в сети Регистрация: 02.06.2004 Откуда: 97RUS
Irrealis Чо ржать-то? На момент появления темы ничего кроме воплей о помощи не было.. А счас пост подправлен.. -GENERATOR- Я так понимаю, что клоки есть на обеих шинах? С учетом того, что частота на выходе в 40 раз меньше, тебе, по сути, нужен кусок двухпортовой SRAM емкостью 1024х24=3КБайт. Память, что ли, нарисовать? Входным 40МГц-клоком тактируется счетчик двоичный, разрядность счетчика = 10 (2^10=1024). Он будет "щелкать" адреса, память записывать твои числа. По одному каналу - запись, по другому, с частотой 1 МГц - считывание. Подсчет "ложных" чисел - тоже отдельным счетчиком, сигнал ложного числа будет как клок. Курсач, что ли? Так он за 5 мин. не делается...
Member
Статус: Не в сети Регистрация: 02.06.2004 Откуда: 97RUS
-GENERATOR- писал(а):
Задание дано как есть - так что х.з. как передача идет
Поскольку я не ясновидящий, то я тем более хз. Так что предположим, что одновременно. Функциональную схему скоро набросаю, а схемотехнику - увольте. Память рисовать запарюсь.
Advanced member
Статус: Не в сети Регистрация: 10.04.2003 Откуда: Москва
Либо FIFO на 24х1024 либо ставить тормозилку через ready.
Двухпортовая не пойдет. По условию master один. Для двухпортовой надо с обоих концов лезть.
Альтернативный вариант - использовать DSP/HPI.
В любом случае без FIFO не обойтись.
Простейший вариант...
Нужен коммутатор 3 байта в один.
Работает так:
При поступлении данных выставляется BUSY и цикл быстрой шины останавливается.
Коммутатор ждет clock и по очереди передает младший, средний, старший байт
Отпускается BUSY в быстрой шине.
Попутно _аппаратно_ считается parity. Если есть нарушение - выставляется флаг.
Попутно в отдельном счетчике считаются эти ошибки.
После передачи 1024*3 байт посылается этот байт.
Посылка инициируется один раз по кретерию - передано 1024 циклов. Сам кретерий вырабатывается по счетчику циклов.
Короче, '20 корпусов'. Рисовать 'это' никто не возьмется.
Member
Статус: Не в сети Регистрация: 23.04.2003 Откуда: nirvana, seatle
Цитата:
Господа схемотехники спасайте! Нужно сестре срочно! Сам я в схемотехнике профан, а потому прошу помощи тут! Задание: Буферное устройство. Устройство должно передавать 24-разрядные числа. С высокоскоростной 24-разрядной шины (частота шины 40 мегагерц) информация передается на низкоскоростную 8 разрядную (1 мегагерц). Необходимо передать 1024 числа. Передача чисел с высокоскоростной шины с контролем на чётность. Если в массиве хотя бы 1 из чисел принято не правильно - выставить сигнал. По этому сигналу операция повторяется. Подсчитать сколько раз приняты ложные числа. Эту информацию передать последней порцией на медленную шину с контрольным разрядом. Использовать набор логики ТТЛ. Изобразить функциональную и принципиальную схему.
Итак, мы имеем устройство-передатчик с 24-х разрядным дуплексным интерфейсом, генератор тактовой частоты (G) - 40 Мгц. Устройство-приемник имеет G = 1Мгц. Необходимо передать 1024 числа... А это сколько в байтах извените Добавлено спустя 8 минут, 12 секунд а кстати это курсовая и она по графику к концу учебного года, значит, если нужно срочно сейчас, то можэно предположить что пригрозили отчислить за неуплату
Member
Статус: Не в сети Регистрация: 02.06.2004 Откуда: 97RUS
-GENERATOR- Вот.
#77 Замысел: клок 40 Мгц "щелкает" счетчик (1), тот пересчитывает адреса памяти, каждый такт 24 бита идут в память. попутно считываются первый 24 бита , вычисляется аппаратно бит четности (7), сравнивается с 25 разрядом, при несовпадении - выдается соотв. сигнал, на счетчик ошибок(2) идет сигнал, на счетчик (1) идет вычитание, этот адрес переписывается еще раз. Одновременно считывающий счетчик (3) клокается 1Мгц. Тот, соотв. щелкает память и вытаскивает оттуда числа, 24 бита каждое. Далее мультиплексором (5) это сжимается в 8 бит*3 раза. и выдается на ключ (6), который просто пропускает эти числа на выход. В конце, когда надо передать количество ошибок, насчитанное счетчиком (2), управляющий сигнал перебрасывает ключ, и на выход идут данные с счетчика (2)... Уффф... Вроде, все.
serj писал(а):
Двухпортовая не пойдет. По условию master один.
И? Адреса не совпадают, частоты разные, а адреса идут последовательно. Какие условия, такое и решение. Добавлено спустя 1 минуту, 22 секунды
Бииру-биир писал(а):
а кстати это курсовая и она по графику к концу учебного года, значит, если нужно срочно сейчас, то можэно предположить что пригрозили отчислить за неуплату
Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 22
Вы не можете начинать темы Вы не можете отвечать на сообщения Вы не можете редактировать свои сообщения Вы не можете удалять свои сообщения Вы не можете добавлять вложения