Очень интересеное понимание . Всё смешалось, кони...люди... Это в ethernet есть модуляция (причём на данный момент заметно сложнее обычной ЧМ). В PCIe насколько я понял есть 8b/10b (ранние версии) кодирование - вы его под ЧМ понимаете?

далее, ваша же любимая статья:
"It’s worth noting that all SDF components run at the DRAM’s MEMCLK frequency. For example, a system using DDR4-2133 would have the entire SDF plane operating at 1066 MHz. This is a fundamental design choice made by AMD in order to eliminate clock-domain-crossing latency."
Где тут PCIe?
далее:
"There are two x16 high-speed SerDes lanes located at the upper-left and lower-right corner of the dies. Both links are MUX’ed with the Infinity Fabric InterSocket controller (IFIS) and the PCIe controller. Additionally, the lower-right link is also MUX’ed with the SATA controller. When the Infinity Fabric is the selected protocol, the entire link (i.e., all 16 lanes) is used up for this purpose. When the PCIe protocol is selected, up to 8 PCIe ports of varying widths are possible. For the link where the SATA controller is also an option, up to 8 of the PCIe lanes can be used up for this purpose. Note that a mix configuration is possible – i.e., if a subset of the SATA ports are used, the remaining lanes can still be used for standard PCIe lanes."
Как во многих микроконтроллерах вы можете назначить различные функции для выходов. Есть мультиплексор (MUX), который можно по разному сконфигурировать - вы можете выделить все выводы под IF (при этом PCIe там и не пахнет). Вы можете раскидать эти линии под 8 портов PCIe, Вы можете часть отдать под SATA, оставив остальное под PCIe. A PCIe там через IO Hub связан с SDF. И для IO Hub что переход SATA в режим сомвестимости, что PCIe - один фиг.

Обеспокоенность экспертов по поводу необходимости уменьшения длины проводников из-за высоких частот в 4-й версии шины наводят на мысли, что там не 100МГц, да и в предыдущих версиях она была выше.
Есть кто в треде, кто может прояснить?

По сути ситуация ничем не будет отличаться от того, что было. Как ультимативный игровой проц, Интел и так был быстрее зена, как процессор для фотошопа тоже. Лучше зен был там, где есть польза от большего количества ядер. Всё это и сохраняется. Где нужны ядра более 8 - берем ТР4.
Память берется столько, сколько объема надо. Поэтому цена будет одинакова.

Ставим 4к моник, и фпс будет одинаков

откуда такой оптимизм? сама АМД говорит что Райзены 3000 выйдут только после новых Эпиков. а Эпики уже перенесли с 1го на 2ое полугодие. так что 4 квартал 2019 наиболее вероятен.

Слышал про "бритву оккамы"? Почему у 2200G 4 ядра? Как могли оставить CCX по 8, если он щас 4. Так?
#77

Это БАЗОВАЯ частота. Из неё получается частота сериализатора (штука, которая получает на вход параллельные данные и затем по очереди с указанной частотой выплёвывает их через единственный выход). Получается также, как и в процессорах, там тоже базовая 100 МГц (например) а уж к ней привязана тактовая частота через делитель и схему ФАПЧ - если упрощённо.
Согласно этому документу: https://www.intel.com/content/dam/www/p ... es-3.1.pdf - частота может быть до 4ГГц.

Ну не так написал, согласен. Итог то, после смены 8 и 12 на 4 и 6 не меняется.

Был слух что бумажный анонс зен2 декабрь 2018года
Так что скоро у синяков будет бахтер и праздник
"На воздухе" Core i7-9700K сохранил активность всех восьми ядер на частоте 5.3 ГГц #15749296

Бахтер ?


Праздник будет когда выдут 9700к и 9900к.
А вот после этого у краснюков будет именно что бахтер

А зачем, теперь можно спокойно отложить все дела и ждать когда теперь уже интел будет догонять и демпинговать продавая 9900 по цене 2600)

Процессоры AMD Ryzen третьего поколения выйдут после семинанометровых процессоров EPYC
https://www.ixbt.com/news/2018/07/26/am ... -epyc.html

Поставки 7-нм процессоров AMD EPYC могут начаться в середине 2019 года
https://overclockers.ru/hardnews/show/9 ... -2019-goda

так откуда оптимизм?

Потому, что так хочется.

Тебе сказали в многопотоке,а не в игрушках.

Да, похоже все так и есть. Я прохлопал что в IO Hub есть PCI-E контроллеры, а поскольку они там есть - IFIS выполняют только функцию приемо-передатчика (SerDes) и кодируют тот формат сигнала, который на них подается соответствующими контроллерами.
Меня сбило с толку прямое соединение SDF с IFIS и я был уверен что CAKE на SDF сам и выполняет функции PCIe контроллера. Но оказывается, AMD изначально предусмотрела в блоке IO hub возможности буферизации и скорость линка PCIe не должна оказать влияния на работу SDF.
Много букв и диаграмм, PCIe внутри IO хаба на блок-схеме прохлопал.



Несущая частота транспорта не изменится, в том числе из-за необходимости полной обратной совместимости. Изменение на уровне протокола, т.е. того как сигналы складываются в пакеты и пакеты передаются по транспорту. Конечно, это потребует более сложной и чувствительной к помехам модуляции.
Есть документик (авторства Intel), ознакомьтесь https://www.intel.com/content/dam/www/p ... atures.pdf

Во вступлении автор от синей корпорации прямо пишет, что существенное число PCIe 4.0 систем потребуют в своем составе ретаймеров. Я уверен что настольные ПК и их материнки войдут в это "существенное число". Интел - гигант и наверняка сам в том числе производит и предлагает таким образом участникам рынка свои ретаймеры. Чипы довольно большие. х16 ретаймер 23*9мм, c сотней контактов.

Добавлено спустя 22 минуты 57 секунд:


Вопрос как набрать 48 ядер эпика, может иметь неожиданные ответы
Например эпик может быть просто 6-кристалльным вместо 4х. С ростом плотности 7нм техпроцесса, может просто добавить по паре дополнительных IFOP для линков между бОльшим числом чипов.

Что-то явка на перекличку неполная.

Была такая мысль, но как при этом связь с памятью будет осуществляться? Не станет же она 12 канальной

Более или менее понимающие оверы давно в курсе что частоты как и количество ядер не решаю, пусть их юудет 200 штук главное быстрее и все.

Так и останется 8-канальной. Посмотри на Threadripper 2ххх. Там тоже 2 из 4 кристаллов не имеют своих контроллеров памяти. В нынешних EPYC (Naples) свой активный контроллер работает в каждом кристалле. В Rome могут просто добавить пару кристаллов наподобие Тредрипперовских, без своего разведённого доступа к памяти. Потребуется бОльшее число IFOP на кристалле, но ничего, плотность техпроцесса возросла и позволяет. Кристаллы также физически уменьшатся, так что 6 штук под капот Эпика вполне влезет.

На самом деле я думаю что сейчас АМД тестирует сразу несколько вариантов кристаллов Zeppelin2 и их упаковки. Поэтому не удивлюсь если разные противоречивые слухи о дизайне и упаковке Zen2 на самом деле имеют под собой основание, вот только что в итоге пойдёт в массовое производство - какой из дизайнов и один ли (может быть, будет Zeppelin-M для мейнстрима и Zeppelin-S для серверов?)...

Оно в WX то сомнительное решение, а уж для серверного топа тем более

Вполне вероятно