Товарищ, посмотрите видео, чтобы осознать наконец, что вы заблуждаетесь: http://www.youtube.com/watch?v=SHLiZJZuDao

Для чего же нужны тогда L2 и L3 кэши? Вообще ты знаешь, чем занимается кэш-контроллер? Неужели ты думаешь процессор собственноручно занимается выборкой данных из ОЗУ и, как ты говоришь, "ПРОСТАИВАЕТ", тогда какой толк от этого кэша, если процессор инструкциями! выкачивает инфу. Ох, иди ботай матчасть.

ник у тебя знакомый, вроде ты активный на форуме по C#, а то и видно как ты разбираешься в низкоуровневых тонкостях.

с дуба рухнул? зачем прикладнику твои низкоуровневые тонкости?

это был сарказм

от ддр 4 проИТА НОЛЬ, моя ддр 3 LP 1600мгц работает на 1.35в официально 9-9-9=27 не вижу смысла менять
ее на ддр 4, если бы только по мима снижения вольтажа до 1вт, при той же частоте снизили латентность
к примеру 1866мгц - 7-7-7=20 вот был бы профит купил бы такой кит 2х4гб за 4500 деревянных.

1)первые процы действительно всем этим занимались, 2) в современных процах есть простой, но он нечастый (зависит от размеров кешей и кол-ва данных/инструкций. Может ещё от чего. Помню, были утилиты для получения такой инфы)

Dexiny http://habrahabr.ru/company/ifree/blog/196548/

я подчеркнул, что 1-2 такта, это время для кэша первого уровня. Остальные уровни просто компромисс между скоростью и размером. Только принцип тот же.

cache miss срабатывает, когда "предсказание" не сработало, эти ситуации не столь часты, обычно процессор приходит уже на всё готовенькое. Для цикличных алгоритмов вообще проблем никаких нет, они всегда работают в кэше, а вот всякие там прерывания и исключения да не предсказуемы, но каким надо быть быдланом, чтобы писать код в таком стиле

Dexiny ну я думаю когда применяются всякие IoC-контейнеры, где интерфейс на интерфейсе и интерфейсом погоняет, где чтобы найти непосредственный адрес метода нужно скакать по ссылкам, вычислять смещения от всего этого ада... как раз то что нужно.

Вон в консольках уже гддр5 стоит... почему пк так тормозит= ?

Вау, оказывается контроллер памяти работает сам по себе, особенно начиная с Sandy Bridge, он никоим образом не связан с процессором. Он не снабжает процессор данными и совсем неважно, сколько wait-state-ов уходит на доступ к каждой ячейке, правда? У кэшей 2 и 3 уровня, соответственно, тоже нет циклов ожидания? И они безразмерные? Скажи ка мне, о "великий гуру", а сколько тактов процессора займет считание данных из памяти? Кэши перерабатывает только данные которые уже были выданы процессором или были "затребованы" процессором в ходе исполнения. Если же все кэши ушли в "miss" - что будет делать процессор, как не ждать доступа от контроллера памяти? Или ты считаешь, что контроллер памяти и кэши процессора обслуживаются некоторых "сверхразумом", который заранее затребует (причем не отвлекая сам ЦПУ) из ОЗУ и разместит абсолютно все нужные данные в быстрых кэшах независимо от процессора?

Добавлено спустя 2 минуты 13 секунд:

Стоимость, в т.ч. разводки, GDDR5 не пугает, а то тут многие считают материнки переоцененными, а так сразу в 2-3 раза цена скакнет? Тепловыделение тоже побоку?

Это называется спекулятивная выборка, предсказание переходов и т.д. Диванному аналитику не дано прочитать спецификации процессоров ) а вот в чудо поверить он не может, так как на оверах ни разу такого не писали в новостях про Эпл

читать ваш срач интересно, но может уже кинете по ссылке на доказательство своей точки зрения, а то я давно забыл как это всё работает?

Я надеюсь, ты понимаешь, что QDR статическая, а DDR - динамическая и знаешь, почему динамическая до сих пор не заменилась статикой?

Так под слоты памяти идет та же разводка, замена их на голые чипы не должна сильно увеличить стоимость. Или у вас есть конкретные цифры?