Только сегодня узнал что последний суперкомп от фуджицу работает с HMC, не на одной подложке с цпу однако плотность потрясающая, 3 проца SPARC64 XIfx(SoC, без северного или южного мостов) и 8 кубов HMC в упаковке на каждый проц на одном модуле высотой 1U, всего в 2U юните 12 процев, значит 4 таких модуля(2 на один юнит высоты). 216(18 2U юнитов) процев в стойке. 216*(32+2) = 6912 + 64 ядер и вдвое больше потоков.
Memory capacity 32 GB (HMC)
Memory bandwidth 240 GB/s (read) + 240 GB/s (write)

Как я и говорил ранее АМД явно облажалась запихивая HMC на одну подложку с ГПУ и выдала это за чудо с 4гб. Почему-то Фуджицу смогла на одной плате разместить для каждого проца по 8 чипов емкостью 4гб каждый, на данный момент суперкомп с 1 петафлопс мощи на 78 месте в топ500. Уже работает несколько месяцев как минимум, так что амд скорее всего не первая кто юзает HMC в коммерческом продукте. Процы тоже не 28нм, а 20нм. Xilinx и Фуджицу и Apple спокойно юзают 20нм, нвидия и амыда сидят тихо.

#77

http://www.micron.com/products/hybrid-memory-cube
А на сайте Micron честно написано что есть варианты с 2 и 4 гб. Откуда АМД вообще набичевала 1гб кубы?

hmC и hBm разные типы памяти на основе одних идей - интел тоже засандалила на хеон фи производную от hmc память и больше 4гб, но теперь во первых цена во вторых количество этих устройств? а теперь вернемся к тому что "ведеокарты" и "процессоры" имеют немного разную логику работы с памятью - например у максвелла л2 не общая на все ядро а только кусочек этой памяти доступен каждому кп а л3 нет совсем... процессоры же работают через кеш с кп отсюда нет проблем в масштабировании.

А да, действительно, память разная, это я на ночь глядя затупил. Но так даже хуже для АМД, она крупно пролетает над клиентами на память, все идет к тому что от обычной DRAM откажутся ради энергоэффективности, и кое-кто это уже начал делать.
И косяки АМД с разводкой(у HMC разводка в 10 раз проще чем у ддр4, что смехотворно), количеством кубов, объемом кубов, использованием интерпозера становятся еще тяжелее. Ведь у HMC таких косяков попросту нет.


Я что-то читал про то что максвелл может выделять каждому модулю память в зависимости от задачи, а не хардварно фиксированный объем, а л3 с такой л2 там не нужна, кроме того у каждого модуля и без того есть своя регистровая, л1, и shared память.
У SPARC тоже нет л3, а с HMC проще увеличить л2 чем добавлять еще и л3. Возможно в будущем мы увидим подложку-кеш память на которую будет установлен процессор и очень жырный объем L3 будет именно на ней. Слава TSV?


В случае Фуджицу - МНОГО, пусть они еще ничего особого не объявили(по созданию нового топ1 суперпк Японии) но по факту клиентов у них много, видимо тоже ждут 14\16нм в массу чтобы выкатить обновленный проц побыстрее и похолоднее и с большим количеством памяти.

Да

Значит, фьюри не тянет эти режимы, ну чего ещё ждать от миддла.

Маловато таки... На грани.

она и не подходит для видеокарт и ее фактически контролирует интел. а ему в свою очередь не нужны конкуренты аля нвидиа или амд.

нет объем л2 фиксированный на кп.
как это л3 не нужна? все обращения происходят не через общую кеш память а через фактически кусочки л2 (как и у амд но там немного другая архитектура работы с памятью если что те там есть "л2" но она виртуально делится на кусочки - в принципе метод один). те если бы на видеокартах была л3 можно кп мутить через нее тогда л2 работала как фактически "кеш под кластер" (а не как сейчас "кеш под кп") и все контроллеры обращались к л3 - что в свою очередь позволило делать их без привязки к внутренней структуре чипа.

но и спарки не работают на том рынке на котором нужна л3. те специфичная архитектура для специфичных задач.

ближайшие 5 лет точно нет. все эти эксперименты с л4 у интел ничего путевого не дали - отказ от л3 ни к чему хорошему не приведет - те у любой внешней памяти 1. больше задержки (те длинней шины от сюда они ни как не могут быть меньше встроенного в цпу кеша) и низкая скорость - немного выше чем дает ддр3-4.

тысяч плат это не миллионы видеокарт.
потому что hbm придет на все видеокарты так или иначе и в 2016 как минимум все "топ" карты видимо будут с ней - это разом больше выпуска всех плат японцев со своими спарками.

Насколько я понимаю HMC это больше аналог чистой DDR DRAM, а на ддр видюхи работали и до сих пор выходят, основная проблема - низкая псп в HMC устранена.
Про то что её контролирует Интел я нигде не слышал. Более того в вики она в списке участников даже не значится, у Интела своя с микроном разработка 3D XPoint.


Кеш под кластер там и так есть http://docs.nvidia.com/cuda/maxwell-tun ... y-capacity. Еще один уровень кеша попросту не нужен.
Привязка L2 к контроллерам памяти видимо оптимизация, а не единственно возможное решение.
Сейчас вообще все идут к тому чтобы уровней кеша было поменьше. Та же HP со своей Machine именно это и пропагандирует.


Ну не знаю, не более специфичная чем у IBM.
LLC нужен там где не хватает псп, и чем больше цифра уровня кеша тем у него выше задержки. Проблему с псп уже фактически решили, а если уж еще один кеш будет нужен то его могут посадить отдельным чипом через TSV.


L4 у интела - eDRAM, а не eSRAM, т.е. по сути тот же ддр. И дала даже в таком виде она очень много для встройки.
Во вторых она идет отдельным чипом на расстоянии, а с помощью TSV чип SRAM можно сделать подложкой для процессора. Так как L3 с проца убирается то высвобожденное пространство и транзисторный бюджет можно распределить и для увеличения L2 что покроет возможные проблемы.

вся память оперативная сейчас драм опять же обе стековые памяти эксплуатируют драм. и ни одна из них не совместима с ддр.
https://ru.wikipedia.org/wiki/Hybrid_Memory_Cube что как бэ намекает:

https://en.wikipedia.org/wiki/High_Bandwidth_Memory

они обе похожи на ддр но создавались для разных назначений.

e интела и до хпоинта была разработка на hmc те xeon phi не она "но похожая память". я так понимаю что если микрон позволил интелу менять память под себя то влияние интела на память (или микрон в данном вопросе) не маленькое.

окей не так выразился я имел ввиду не "кластер" суда ядер а gpc те 4 smm на которых приходится один кп и как следствие это грубо говоря графическое ядро к которому сейчас привязана вся архитектура нв (как и амд хотя там немного по другому опять же). а если бы л2 не была бы нужным элементом кп а стала просто частью gpc - то она была бы в привычной иерархии для цпу. но пока это не так и л2 четко закреплена за кп что приводит к тому что "хочешь не 4 а 6 кп в гпу? - выпускай гм200 вместо гм204" те невозможно масштабировать кп без увеличения количества гпс.

особенно это заметно с интелом у которого появился л4...

более высокая цифра ничего по сути не несет - а фактическая привязка к быстродействию просто стечение обстоятельств - те л3 не работает на частоте процессора как л1 отсюда и низкая псп этого кеша но если например брать л1 5-7 лет назад что они сравнимы с современными л3. в принципе л3 должен работать быстрей озу в 2 раза и будет достаточно - в этом и заключается проблема интеграции л3 в гпу у которых скорости "озу" в несколько раз выше чем у цпу и тем самым он станет "игольным ушком".

ну вот когда вы такой чип заведете на равных сейчас л2 уровнях тогда и продолжим ванговать.

mag_ai Так я про интерфейс памяти и совместимость сокетов ничего не говорил.


Все же видимо это оптимизация и сделано это умышленно, думаю и на новых техпроцессах Л3 не добавят, а будут наращивать Л2 не смотря на стековую память.

Еще раз говорю, этот L4 - DRAM, а не SRAM как остальные кеши и регистры цпу, он МЕДЛЕННЫЙ. Этот драм в основном для встройки проектировали.