Ждём Ваших отзывов о материале.

Соблюдение Правил конференции строго обязательно!
Флуд, флейм и оффтоп преследуются по всей строгости закона!
За статью можно проголосовать на странице материала.

Пока ddr4 своё не отобьёт, никаких hmc "в народе" не будет

Думаю, для приставок будет в самый раз!

итого 3,25 Гбайт на чип. а 2 чипа можно на 1 шину посадить?

и снижении частот шины. прирост ПСП для одного чипа до 5 раз. для набора памяти в 3 ГБ (сейчас это 12 чипов по 2 Гбит и 384 бит шина суммарная) итоговое ПСП уже начинает отставать в 2,5 раза примерно... для набора 3 ГБ более плотными чипами (4 Гбит) можно обойтись 6 чипами и 192 битной шиной, но ПСП у GDDR5 всё равно будет чуть побольше. так что на видеокартах эта чудо память не скоро пропишется.

а вот это вообще самый интересный момент. если КП в чипе памяти, то какой такой супер быстрой шиной соединяется вычислительный чип (CPU, GPU) с чипом памяти?!

В особенности с перекроем их не возникнет особых сложностей выпустить ПС5
допилив мощность на новом Тп. х86 развивается Апу амд гпу тоже.
Эти приставки быстрее отобьют деньги затраченные СОНИ и майками.
Такую память в единое адресное пространство 16гб, в сам ГПГПУ - mz-ram.
Видео чип прикрутить на основе гаваев или некст поколения равно и цпу обновить.
Была бы шайтан машинка, там бы и Максимки от Хуанга прикурят.

Volta - вкусняшка
шина будет жирная как никогда

Наконец-то!!
Может хоть в 2016 году дождемся скоростей памяти, на порядок превышающие нынешнюю (все эти DDR3-4-5 уже давно и безнадежно устарели, еще даже не выйдя)

Кто говорит "у мяня ничяго не тормазит, всио летает" - тому прямая дорога к знаменитому "640кб. памяти достаточно для любой программы".
И не менее знаменитому: "32мб. видеопамяти достаточно для любой игры, по 2020 год включительно"

Странная математика

Нечётный слой - это контроллер. Число слоёв памяти чётное - 4 или 8.

Добавлено спустя 4 минуты 4 секунды:


Организация 4-канальная или 8-канальная. Каждый канал - это 16 полнодуплексных линий. Соответственно, 4 или 8 микросхем на шину. Минимальная скорость к каждой - 160 ГБ/с.

Почему-то разница в быстродействии между DDR3-800 (да да самая самая старинная, первая) и DDR3-2400 не видна на глаз. А между DDR3-1333 и 2400 её и вообще нет, если не разглядывать бенчмарки.

согласен, что не совсем правильно понял написанное. не 5 по 2 + 4 по 4, как посчитал, а до 9 слоёв, но чипы ёмкостью 2 ГБайт набраны только из 5, причём 1 слой - это КП, а оставшиеся 4 - это микросхемы памяти ёмкостью по 4 Гбит.

на слайде чётко даны предельные характеристики готового чипа: до 1024 бит и до 1 ГБит/с на линию. итого имеем 128 ГБайт/с как предел для одного чипа. это скорость доступа КП к схемам памяти чипа по упомянутым вами каналам. а вот кто обеспечит такой трафик от КП до CPU или GPU? или теперь будет 2 КП, один в чипе памяти, второй в вычислительном устройстве? пусть так. 9 слойный чип на 4 Гбит схемах даст 4 ГБ памяти при скорости до 128 ГБ/с. GDDR5-7000 (как на слайде) той же ёмкости на чипах по 4 Гбит будет иметь шину 8*32=256 бит с ПСП 224 ГБ/с. это на 75% быстрее. возможно 1 9и-слойный чип дешевле в производстве, чем 8 1-слойных, но в данном случае это не главное.

Добавлено спустя 12 минут 7 секунд:
память идеальна для таких устройств как планшеты. она занимает в разы меньшую площадь на тот же объём, или даёт больший объём и большую скорость при той же занимаемой площади. собственно 4 32-битных чипа можно заменить одним и при этом ещё получить профит по скорости и энергопотреблению.

Слайд по спецификациям JEDEC (HBM). Micron внесла коррективы в HMC. Она сама (или с Samsung) разрабатывала контроллер по фирменным спецификациям.

ЗЫ. Аббревиатуры в чём-то похожи, но их надо разделять.

смотрел презентацию когда нвидия говорила о будущем своих продуктов.... вольте чуть ли не 1000 гбит/с обещали.

они частоту подняли конечную? внутренняя организация внутри чипа и микросхем памяти мне как-то пофиг. интересны выходные параметры. ещё раз заостряю внимание на шине между GPU и чипом памяти: в GPU будет контроллер, похожий на контроллер памяти, который будет по широкой шине до 1024 бит общаться с КП внутри чипа, который в совою очередь организует работу с несколькими слоями микросхемами памяти внутри чипа? иначе я не представляю каким другим способом можно передавать данные от этих чипов памяти к вычислительным устройствам на такой скорости.

Просто кроме количественных изменений нужны и качественные, а производители все тянут кота за хвост и стараются получить максимальную прибыль с продажи уже обкатанных технологий. Даже мобилы с хорошо сбалансированными SOC на 2.5 ватта и заточенным под архитектуру софтом (я про iOS) работают молниеносно, когда ящики на over400 ватт могут подтормаживать в элементарных операциях.



Вроде как даже больше, что-то около 1200 и кроме того, там еще будет на одном чипе мощный ARM процессор.

чтото похоже было в FB-DIMM похволяет вешать туеву хучу плашек на одну шину без последствий- за исключением чем дальше от цп плашка тем медленне с ней работа , собственно это даже предусметрено в спецификациях нмс - озу делится на ближнюю и дальнюю

ну тык например на том же винфон на одном ядре все прекрасно без тормозов работает. иос так же отлично оптимизирована. а вот андроид и на 4-х ядрах с 2 гигами оперы умудряется тормозить. просто какой-то цирк)

Вообще - да, это серьезная проблема. Интерфейс передачи должен быть быстрым, ибо потеряется вся суть действа.
Скорее всего, в ход пойдут наработки DDR4 - множественные независимые шины данных с многоуровневым кодированием и, естественно, индивидуальной синхронизацией. Под VGA это подходит идеально, там и так многоканальный контроллер памяти.

Что до самого chip'а памяти, то ... а знаете, практически ничего не надо делать, достаточно лишь упростить CAS. Фенька в том, что при последовательном чтении из накопительной матрицы DRAM вычитывается вся строка, и делается это только один раз. Продолжение последовательного чтения (при доступе в эту страницу, не обязательно "последовательного") запроса и вычитывания DRAM не происходит, данные выбираются из внутреннего буфера интерфейсной части chip'а памяти. Так что - появление супервыводного решения вполне логично - данные считываются очень быстро(производительно), а вина за тормознутость лежит исключительно на малом количестве ног у микросхемы. ))
Уберите выборку столбца (CAS) и организуйте выход всей считанной информации и производительность (стандартной и хорошо отработанной технологии SDRAM) станет ошеломляющей.

Эм, а кто будет скорость на кол-во чипов работающих параллельно домножать?
А то вы сравнили скорость только 1 чипа "кубической памяти", с целой подсистемой памяти из 8 GDDR5 чипов. Конечно GDDR будет быстрее. Ну так кубический чип тоже будет явно не один (если на видеокарты иди другие высокоскоростные устройства ставить)
Ставим вместо 1 9слойного (8+1) чипа 2 5-слойных (1+4) и получаем скорость выше топовой(а 7 gbps в примере это топовая - такая на серийные карты еще даже не ставится) GDDR-5 и при меньшем энергопотреблении.

Добавлено спустя 51 минуту 7 секунд:


В статье как-то это обошли (нужно оригиналы читать, а ссылку на них не поставили в этот раз), но похоже на то, что 1024 бит это шина только от "стопки" из 4(8) слоев памяти к интегрированному в чип контроллеру (5й или 9й слой).
От встроенного КП в чипе к ГПУ видимо будет какая-то другая шина - более узкая, но более скоростная.
Иначе разводить на текстолите шину по 1024-бита на каждый чип (даже если его как можно ближе к ГПУ чипу передвинуть) это будет жесть - сложность и дороговизна плат перечеркнет преимущества по чипам. Да и на ГПУ чипе врядли столько ножек получится разместить сохранив надежность контакта.
Как минимум будут использоваться последние вариации DDR/QDR для внешней шины (cколько там, вроде уже есть стандарт на передачу 8 бит за такт по 1 сигнальной линии?). Может и с более высокой частотой (относительно частоты чипа).

В принципе это все похоже на существующие стандарты - DDR2/DDR3/DDR4. В них тоже уже довольно давно используется внутренняя низкочастотная, но широкая (в последних модификациях вроде бы уже 256 бит) внутренняя шина, и узкая но скоростная (за счет DDR и больших частот) внешняя. Собственно все солидные прибавки скоростей памяти последние годы в основном за счет этого (скорость самих ячеек памяти уже давно почти не увеличивается, прибавки от новых тех. процессов минимальные)
Только при существующих стандартных "плоских" чипах памяти, внуреннюю широкую шину уже становится проблематично разводить - с каждым последующем поколением на нее уходит все большая и большая часть площади чипа (которую можно было бы использовать на более полезное дело - для размещения собственно ячеек памяти). А тут это решается сквозной металлизацией проходящей через чипы по всей площади. А сборкой чипов в "стопки" (с той же сквозной металлизацией между ними) - минимизируется разводка сигнальных линий на текстолите.