Ждём Ваших отзывов о материале.

Соблюдение Правил конференции строго обязательно!
Флуд, флейм и оффтоп преследуются по всей строгости закона!
За статью можно проголосовать на странице материала.

Такая память уже несколько лет выпускается. По комплексу характеристик уступает NAND-флэш. Поэтому смысла в ней для массового рынка нет.

Зато ресурс намного больше, а характеристики из-за техпроцесса слабые.

А что есть (25,10), (26,11), (36,16) и (40,17)?

http://en.wikipedia.org/wiki/Planted_motif_search
в биологии поиск всяких нуклеотидов в днк и аминокислотах. Что-то вроде этого, я тут не спец вообще.

Это Улумбу.

Если техпроцесс уменьшить, то ресурс уменьшится - замкнутый круг

Очень даже прояснили. А что это такое?

Если мне не изменяет склероз, то там все-таки не Гбайты, а Гбиты

Склероз плохой советчик. :о) Our SR HMC is available in two package sizes. The 31mm x 31mm package provides full 160 GB/s bandwidth. The 16mm x 19.5mm package is available for designs requiring a smaller form factor and is optimal for systems using less-than-full bandwidth.

http://www.micron.com/products/hybrid-m ... Part&225=0

Просмотой рассчет говорит о том, что это возможно, учитывая максимальную "эффективную частоту" 3200Мгц при:
160*8*10^9/(3.2*10^9)=400-битной шине. Или 512-битной при 2.5ГГц. Что-то мне весьма сомнительно увидеть 512-битный контроллер памяти или 20ГГц эффективную частоту для 64-битного контроллера
16-72битные - вполне. А вот 512/8=64 бита - вполне-вполне

К примеру JEDEC Hbm на 1 канал дает 128бит http://www.jedec.org/standards-documents/results/id%20manufacturer%20taxonomy:2491
Это значит что 128Гбайт/с достижимы для 128*10^9*8/128=8ГГц DDR...

Добавлено спустя 21 минуту 13 секунд:

Там же английским по белому написано - Planted motif search http://en.wikipedia.org/wiki/Planted_motif_search
Проблема поиска (подбора)коротких цепочек нуклеотидов/аминокислот (мотивов) http://ru.wikipedia.org/wiki/Консервативные_мотивы в ДНК/белке... По первой ссылке там весь алгоритм и его ресурсоемкость.

Там другой расчёт. 160 Гбайт/с - это скорость общего доступа к каждой микросхеме HMC. Определяется это следующим образом. В младшей и реализованной на практике конфигурации, а скорость обмена может достигать 320 Гбайт/с, чип HMC имеет четыре канала, каждый из которых состоит из 16 входных и 16 выходных линий. Скорость работы на линию равна 10 Гбит/с. Получаем (32*10*4)/8 = 160 Гбайт/с. Но я давно не заглядывал в спеки. Можете меня поправить. :о)

Похоже, вы таки правы что касается HMC.
Насколько я нашел, там 8 (половинчатый канал) или 16 линий (полный канал) полнодуплексных суммарно на канал... Да и скорость в перспективе может быть 12.5 и 15Гбит/с, а не 10. 10Гбит/с*16линий*4канала/8... Что-то у меня где-то не сходится все равно.
Но это получится четырехканальный многослойный чип с 16 линиями по 8 или 16 бит... Опять же - де факто полностью съедающий ресурсы контроллера какого-нибудь стандартного LGA2011. Да и объем памяти получится не фонтан(даже если 8 слоев -это до 8ГБ). А если чейнить HMC (они вроде до 8 штук), то вся полоса пропускания соответственно снизится в количество раз, соответствующее количеству HMC-чипов (даже чуть более, из-за согласования). В итоге пропускная способность 4 чипов составит все ту же цифру. Получается, что, к примеру, в видеокартах и для кэша прирост может быть значительный (но ценой усложнения контроллеров), а для серверов и десктопов прирост будет скромнее в разы...

Смысл HMC в том, что контроллер или значительная часть его переносится в состав чипа памяти. Речь идёт о преобразовании параллельных потоков в последовательный. На стороне процессора нужно сделать обратные преобразования. Такая схема упрощает архитектуру. В той же заметке говорится об обычной логике и простом наборе управляющих команд. Пока, на мой взгляд, интересен другой подход. К одной микросхеме HMC можно подключить, к примеру, четыре сетевых процессора. Ну, за счёт четырёхканальной организации.

В конечном счете какова польза для конечного розничного потребителя?(для нас)

Лекарство от рака быстрее найдут

Ох, не говорил бы я о упрощении
Контроллер и так получится будет обсуживать 4канала*16линий=64 линии. 10Гбит/с это минимум 4бита при 2500МГц DDR. 256-битный контроллер получится все равно, а скорее всего все-таки 512-битный. Что касается последовательности, если мне не изменяет в очередной раз склероз, то уже в планке памяти DDR3 как раз таки по сути сделан (не полностью, но во многом), но там был параллелизм в случае двух планок, а в DDR4 вообще "point-to-point". По сути, в HMC планируют нечто подобное.


Вот второе было бы уж очень интересно.

Оно давно есть.

Добавлено спустя 2 часа 35 минут 54 секунды:

http://lazarev.org/ru/interesting/full_ ... imo_video/