abdulla
Большинство приложений не загружает ПСП двух каналов я на своём 2990 не вижу разницы в рендерах между 2 и 4 каналами
Треадрипер будет продаваться так же как и раньше были 8 hedt и 8 в настольных. Разница в каналах и pci же останется

Однокристальный 8-ядерный проц будет хитом продаж. С частотами бы не подкачали.

Добавлено спустя 1 минуту 16 секунд:
Говорить то говорил. Но никто и представить не мог отдельный чип для их соединения.

Доступ к памяти через отдельный чип - назад в будущее и привет, северный мост. Задержки доступа к памяти вырастут, в сравнении с доступом к "родной" памяти ядер нынешних эпиков, но ко всей памяти в рамках сокета доступ будет однородным, вероятно и с доступом к памяти соседнего сокета ситуация станет лучше, также потенциально появляется возможность создать платформу на более чем два сокета. Только смущает, что на слайде у IO чипа показано 8 IF линков - он что, только под один сокет будет?!
Для серверов архитектура очень интересная - жду тестов с нетерпением.
А вот если решение с северным мостом пойдет в обычные десктопы, по поводу зен2 можно прекращать хайпить, для успеха тут нужен интегрированный чип.

Контроллеры DDR4 - в IO чипе, однокристальный 8-ядерник получится либо с новым чипом, либо если в чиплетах есть свои КП но в EPYC они отключены.

Прикольный конструктор АМД придумала странно что вайперсайфер тут еще не появился и не сказал что в овервощ у интела будет больше кадров

А что ждет обладателей 370-го чипсета? Если АМД кинет меня, я ей этого не прощу. =)

Мдас товарищи)), я тоже знал что будет больше 8 ядер и неоднократно писал об этом, будет и 12 (отбраковки) и 16 ядер, но с отдельным контроллером конечно сюрприз, неизвестно как будет в декстоп сегменте, надеюсь точно не хуже, но вот в тредриперах и эпиках даст сто пудово большой положительный эффект. Теперь если пованговать то думаю контролер для десктопа и тредрипера будет одинаковый ибо выпускать 3 разных контролера просто не выгодно, а то может и один, только будет отбираться и отключать часть линий pci и каналов памяти для каждого сегмента, да и будет он на 12нм, изготовителем его будет GF скорее всего).
Теперь главное предположить и понять каково будет потребление сего чуда и как переварят 16 ядер В450 если конечно АМД разрешит поддержку такого количества ядер)))

Никак не переварят. 16 ядер - удел топовых матерей с хорошим ВРМ. Да и не всем нужно. Мне точно не нужно, даже даром, ибо лишний нагрев - лишние траты на охлаждение.

Либо! Оставят один ССХ, а место второго займет модуль с недостающей обвязкой. А кому мало ядер, могут спокойно брать трипперы, благо они избавятся от зашкваров старого поколения и будут полноценным апгрейдом относительно райзенов.

Лучше, если вообще выделить пару ядер в отдельный блок/модуль/чип, чтобы они могли работать на убер частоте. А планёру пояснить, как распределять такую нагрузку по ядрам (куда критичный однопоток, а куда всю прочую многопоточку). Интел в своё время таким макаром удачно бустанула блок ALU до удвоенной частоты (относительно всего чипа), оставив соперника нервно покуривать в арифметике.

фигово что прирост по частотам небольшой,до FX так и не дотянули,а ведь тех процесс стал меньше и уже другого производства (tsmc)

Всё там останется. Это, кстати, тот ещё "рояль в кустах", который могут внезапно выкатить.
Вообще, есть такой фокус: при чтении из памяти по определённому адресу - на один запрос отправлять в кеш не только запрошенный кусок данных, но и несколько последующих (под максимальный размер блока, оптимального по скорости чтения), тем самым, предсказывая, что вероятнее всего далее запросят именно эти данные (вероятность такого события по статистике достаточно высока). И складывать всё это в кеш. Эта стратегия довольно часто себя оправдывает за счёт снижения довольно высоких накладных. Так вот, для подобной цели, HBM рядом с кристаллом - просто идеальный кандидат (не как L4, а как параллельный L3 кеш, в который запрос можно отдельно направлять).

Добавлено спустя 7 минут 12 секунд:

Более того, ПСП даже одного канала не может быть загружена полностью, если не задействовать для этого несколько ядер ЦПУ. Из-за ограничения ПСП на 1 ядро ЦПУ.
Сколько именно ядер смогут прокачать всю ПСП - посчитайте сами:

Ядер-то больше. Думаете легко разогнать 8+ ядер? Это не фх.

По тому что некоторые люди уже навангавали +15-20% по IPC и +200-300MHz к частоте и больше ядер, то есть Zen2 изначально должен вытереть ноги об все поделия в десктопе Intel.

ну и что разницы особо нет,думаю не сложно,у меня 2 райзена есть,знаю что не FX

Компоновка даже вместе с IO чипом ближе к SOC, чем к мосту. Задержки скорей всего особо не изменяться.

Слишком критично, АМД заявляет 0,5 потребления от первого поколения ZEN/+.
Если их удвоить, то получается 16 ядер, и такое же потребление как у 8ми ядер текущего поколения...поэтому,за VRM не стоит волноваться. Да и супер топ мамки для этого не нужны, просто не надо ставить 16ядер в МП за 50 у.е.

Сильное падение производительность в одноканале говорит, что это не так.

Не понял сути замечания. Можно подробнее?

Расскажи, как такое возможно. Шина у нас не в кремнии, физику не обманешь - прощаемся со скоростью и низкими задержками, а значит без L4 кэша

О таком можно забыть.

Возвращаясь к сабжу - кто-то уже встречал упоминания о двух и более сокетных платформах для Рима?
АМД все пиарит односокетные серверы на Zen2 и это в совокупности с 8 IF линками на схеме IO чипа вызывает опасения, если будут только одноголовые - это фейл, такие камни для двухсокетных машин самое оно.

Для многосокетных возможно создание отдельного IO чипа и отдельных пуперэпиков с ним.