Вся эта наркомания в виде больших задержек лежит в запутанных переплетах взаимодействий IFOP и даже IFIS вносит свои задержки.

Дополнительно еще пару преобразования туда<=>сюда


В ZEN2 все чиплеты получат локальный доступ к памяти через IO чип, там негде делать хоупы IFIS или IFOP (окромя многосокетных систем) и многократные переходы через SDF, там должен быть один SDF в IO чипе.

Собственно по этому маловероятен сценарий 16*16, а не 8*32.
И вообще как работает новая IF, привязана она к частоте памяти или нет...хрен ее знает. Но если прованговать такой же тест как у вас на картинке с 2666 памятью, то все ядра должны будут быть как раз в оранжевой полосе ~85мс

Вы забываете что CCM новой ревизии будет два - один со стороны чиплета и один со стороны IO чипа. В чиплете, из-за того что там два 4-ядерных ССХ, будет свой SDF и CCM. Транспорт который будет использоваться между чиплетами, это по утверждению самой АМД (на слайдах презентации New horizons) - "new generation IF", так что возможно там и вовсе не CCM будут а сразу CAKE<->IFIS. Надо же ещё не забывать, что AMD планирует сохранить масштабирование на 2 сокета.

Вопросов на самом деле больше чем ответов, но я объективно не вижу причин, почему чиплеты с очевидно бОльшим числом логических интерфейсов между CCX и UMC, обеспечат более низкие минимальные задержки. "Новое поколение интерфейсов" это только слова, но логических интерфейсов между CCX и памятью станет очевидно больше в чиплетном дизайне.

В том числе потому, что SDF скорее всего продолжит работать на частоте памяти. Она в Zen работает на частоте памяти чтобы минимизировать буферизацию и задержки между SDF и UMC для нелокального (NUMA) доступа, который по крайней мере в Epyc Rome никуда не денется т.к. сохранится масштабирование на 2 сокета. Вариант что в односокетных системах SDF будет работать быстрее чем в двухсокетных где останется привязанной к частоте памяти, мне кажется маловероятным. И я думаю что у чиплетов 2х4ядра в CCX формируют чиплет. То есть некий, возможно упрощенный аналог SDF остается ещё внутри чиплета. Учитывая всё вышесказанное я полагаю что минимальные задержки (там где Naples показывает 85нс) будут свыше 100нс, скорее 110-130нс. Но такими они будут для всех ядер и по сравнению с Naples это будет безусловный improvement.

Возражения почему маловероятен 8-ядерный CCX я приводил выше, это колоссальное усложнение топологии. А теперь это предположение ещё и подтверждается Сандрой, которая обнаружила у Rome 16 блоков по 16мб L3, при этом точно известно что чиплетов восемь и это совершенно однозначно говорит что на чиплет приходится по 16/8 = два 16мб блока L3. И следовательно, в чиплете по прежнему два 4-ядерных ССХ, а не один 8-ядерный.

Это, кстати, не только моё мнение. Любители технического вангования с западных форумов в большинстве также согласны с точкой зрения которую я озвучиваю. Но, конечно, каким будут настольные Zen2 пока информации нет вообще никакой поэтому это чистые вилы по воде. Однако мне нравится рассуждать о возможных свойствах будущих продуктов, это интересное занятие для ума.

Шину IF можно в принципе использовать по разному, она может быть и простым транспортом. Как в этом случаи думается и будет.
CCM с двух сторон и в чиплетах, и в IO...только ставит вопрос "зачем их два?" Когда можно обойтись одним на чиплет с кучей IFIS прыжков. Второй CCM в IO вообще тогда не нужен, или как некоторые уже нагадали, если сандра увидела 16+16, то 16мб кеша на чиплете и 16мб кеша в IO. Но это тааааакая наркомания, что ппц =) В общем, на мой взгляд, самый правдивый вариант это 1 =)


NUMA если только в многосокетных системах, и только в виде "сокет-сокет".
Усложнение как раз получает вариант с чиплетами 16*2...так как каждому интерфейсу IFIS на один чиплет нужно было бы вести свои раздельные интерконнекты и их бы было в итоге 16 IF соединений. Но даже АМД показала что их там только 8-мь.

Поэтому теория о 16*2 в чиплетах пролетает.

Совершенно верно. На такую наркоманию АМД бы не пошла это просто глупо, кэш всегда стремятся сделать максимально локальным чтобы снизить цену обращения в него, а разбивать L3 кэш помимо двух ССХ, ещё на части которые будут находиться в IO чипе, это просто бред.



Ну, IFIS в чиплетах и правда маловероятен, впрочем мы не знаем ширину этого линка и вполне возможно что он может логически делиться надвое оставаясь единым PHY блоком и используя единый физический транспорт. Я практически уверен что в чиплетах будут SDF, возможно в максимально упрощенном и усечённом виде, но будут. Задача связки SDF и CCM обеспечивать логическую целостность, группировать и кодировать для передачи по дальнейшим транспортам запросов в кэши ядер других CCX, Причем у каждого CCX будет по одному ближнему CCX в том же чиплете, и по 15 внешних на других чиплетах.

А если обратиться к блок-схеме Zen то сразу видно что для связи Zeppelin'ов используется не IFIS а связка CAKE<->IFOP и на других Zeppelin'ах "приёмной стороной" выступает такая же связка. Какие основания думать, что SDF будет без аналогов CCM и CAKE? По моему никаких. Внутри-чиплетный SDF и так сократится за счет отказа от IOMS контроллеров, UMC и IFIS, но учитывая что CCX в чиплете два, совсем отказаться от этого SDF не получится.
Таким образом, как я не кручу варианты этого дизайна в голове, а число логических блоков между CCX и UMC в чиплетном дизайне только растёт, не считая того что и физические дистанции растут. Поэтому я продолжаю считать, что минимальные задержки доступа CCX к памяти не сократятся в чиплетном дизайне. Однако, безусловно, станут более однородными и в целом по сравнению с Naples это будет улучшение.
Однако, опять же повторюсь, абсолютная величина задержек в таком дизайне возрастет по сравнению с АМ4 и такой вариант неприемлем для десктопа.
Поэтому, снова, думаю что в АМ4 будет использован другой, не чиплетный дизайн.

#77

Добавлено спустя 1 минуту 49 секунд:


К вашему сожалению это перестало быть теорией как только появился скрин Сандры, обсуждаемый в исходном материале этого топика. Другие новостные ресурсы и юзеры западных форумов тоже восприняли этот скрин точно так же, он не оставляет пространства для надежд которые вы выражаете. В чиплете два 4-ядерных CCX по 16мб L3 кэша.

Для всех этих задач одного большого интерфейса SDF и одного большого CCM хватит в IO чипе, более чем. И такая логика работы гораздо быстрее. Да и увеличение количества костылей, явно идет в другую степь, а не в сторону предоставления стабильного доступа для всех.

Она такая на Zeppelin'ах, не от хорошей жизни, а потому, что там в каждом чиплете по два канала DDR4. И только так они могут иметь доступ ко всей памяти. Тут же, один контроллер в одном IO чипе и надобность в такой наркомании отпадает.

Вы просто хотите построить непонятного Франкенштейна =)
Ну что ж, скоро сами убедитесь в чиплетных AM4

Ээээээ неее) , это к вашему сожалению остается филькиной грамотой. Это не первый и ни последний раз когда ошибается сандра...тем более в совершенно новом для нее дизайне ЦП. Одно дело определить количество ядер и частоту, и совсем другое - понять логику работы кеша, который ты видишь впервые.

Для IO чипа действительно наркомания такая не нужна, вот только есть проблема, CCX у нас не в IO чипе и обращаются к UMC в IO чипе через мини-SDF чиплета и SDF IO чипа. Оснований думать будто внутри-чиплетный SDF будет лишен аналогов CCM и возможно CAKE, пока никаких не видно. А это значит что в чиплетном дизайне число логических интерфейсов между ССХ и UMC неизбежно растет. И это не может не сказаться на задержках.



Я допускаю, что АМД попробует выпустить чиплетные АМ4 с 12-16 ядрами. Но это получится тредриппер в АМ4. Не удивлюсь если в ряде задач эта суперпрогрессивная новинка станет проигрывать старому 2700Х у которого задержки доступа к памяти окажутся меньше, как и межъядерные задержки.
Чиплеты хороши в сервере и HEDT, но для десктопа это решение такое себе. Лучше 8 ядер с низкими задержками к памяти, чем 16 с высокими.



Совершенность нового дизайна CCX AMD Zen/Zen2 вряд ли нова для Сандры. Она конечно может ошибаться, но ей не требуется понимать логику работы кэша, а только определить его размер и структуру. А откуда такое упорство? В голове не срастается желаемое и наблюдаемое и подгоняете факты под желаемую теорию? Очень похоже.

Да не нужен SDF в чиплетах...даже в нынешнем виде CCX не имеют никаких мини SDF. CCX идут прямо в CCM и все, никаких больше преобразований.
То что CCX стали вообще отдельными единицами, не значит что они получат дополнительные преобразования, а будут просто так же соединятся напрямую в CCM как и сейчас.


Не нова говорите, покажите где она определяет все правильно у ЦП, который имеет отдельный IO чип и хотя бы два чиплета с ядрами. Найдете такой ЦП и скриншот сандры?
Вот как раз определить структуру кеша программно довольно трудно, он многие операции делает чисто на своем железном уровне.
Я смотрю у вас упорства не меньше, а потом мне будет еще интересно как именно вы подгоните ваши догадки, под картинку во вложении =)

Нужен если в чиплете два CCX (а их два). SDF с CCM на нём нужен для обеспечения связи этих ССХ и связи с внешними (по отношению к чиплету) ресурсами. В нынешнем виде SDF это ядро всей SoC объединяющее интерфейсы к разнородным блокам SoC. В чиплете от SoC Zeppelin останутся только CCX, но их по прежнему два и для CCX на чиплете сохраняется ситуация что все остальные ядра в других CCX, как на локальном чиплете так и на внешних чиплетах - внешние по отношению к данному CCX.
https://en.wikichip.org/wiki/amd/infinity_fabric



CCM рабочие лошадки двух-CCXного дизайна и SDF, пусть в каком-то упрощенном виде, но в чиплетах остается. Какой-то интерфейс (по видимому CAKE<->IFOP) должен остаться и для связи чиплета с IO чипом.
Если АМД не разработала совершенно новые логические интерфейсы для CCX, позволяющие отказаться от SDF, CCM и CAKE в чиплетах, то без них никуда. CAKE ещё один важный функциональный элемент SoC:





Я не думаю что они стали полностью отдельными единицами - часть перечисленных выше элементов SoC они должны сохранить, даже если основной IO и UMC функционал переезжает в отдельный большой чип. И напрямую CCX никогда не были соединены - их соединение было через SDF и CCM работающие на частоте памяти.



Под какую картинку, SoC Zeppelin? Под неё никакие догадки подгонять не нужно, её устройство и функциональное назначение всех блоков подробно описано самой АМД, вот и материальчик есть, ознакомьтесь для полного просветления: https://fuse.wikichip.org/news/1064/iss ... packaging/
Судя по тому что AMD показала на презентации и по изображениям предоставленным техническими вангователями, большинство функциональных блоков Zen будут присутствовать и в дизайне Zen 2. Часть функциональных блоков получит улучшения направленные на повышение быстродействия, что естественно. И далее получается картинка когда АМД говорит "А" и глядя в подробно известный функциональный дизайн Zen, становится с большой вероятностью ясно, где именно у АМД должны находиться "Б" "В" и прочие буквы.

Моё упорство основано на довольно подробном понимании, как функционально устроен Zen и каково действительное назначение логических блоков, которые я называю. А ваше на чём основано, кроме того что "сандра врёт" и желании подогнать наблюдаемую картинку под ожидаемую?

И главный тезис, я показываю ход рассуждений в котором, из-за того что ядра в чиплетах а UMC в IO чипе - число логических блоков между собственно ядрами (CCX) и контроллером памяти (UMC) растёт по сравнению с тем что было в Zen. Именно логические блоки осуществляют преобразования запросов и именно они являются основными генераторами задержек, а не физическая дистанция между CCX и контроллером памяти. И число этих блоков растёт. Поэтому, задержки доступа CCX к памяти при дизайне с чиплетами и IO чипом, вырастут по сравнению с дизайном Zeppelin где UMC находились на той же SDF и работали на той же MEMCLK что и все остальные блоки SDF, а локальным CCX и их CCM не приходилось отправлять запросы в "дальнюю" память через IFOP, так как вся память Zeppelin была ближней.

Я вам про Фому, вы мне про Ерему...Отстаньте уже от дизайна первого поколения Зен, у Зен2 совсем другой физический дизайн. Хотя если вам гораздо понятнее по первой версии...

Что будет в таком случаи как на картинках? Понадобятся ли блокам CCX еще SDF уровень ?

Чтобы что то объединять, нужно что то иметь для объединения...

Скажите на милость, какие контроллеры памяти или I/O имеются на чиплетах второй версии?
Вы даже сами выделили "The two CCX's are directly connected to the SDF plane using the Cache-Coherent Master (CCM) which provides the mechanism for coherent data transports between cores."
Получается если эти CCX вынести на отдельный чип и сделать интерконекты напрямую к CCM, НИКАКИЕ логические преобразования и тем более IFOP...НЕ нужны.


Будьте так любезны, и перечислите какую часть SoC они сохранили? и для чего?
Я нигде не писал, что CCX между собой соединены напрямую, везде речь идет о их прямом соединении с IO чипом в котором CCM интерфейс.

Функциональные блоки то сохраняться, но соединятся они будут по другому и логика их будет совсем другая. А вы все пытаетесь натянуть дизайн ЗЕН на ЗЕН2, и вам, почему то видится дизайн ЗЕН2 в виде 8 разных чиплетов, где каждый чиплет имеет свои UMC и I/O интерфесы.

Вот именно, ваше упорство основано только как устроен Zen и как там все работает, но Zen2 это далеко не Zen. И плюс еще утверждение что "сандра врать не может"!


Выше, я уже разбил ваш тезис в прах. Так как CCX в Zen соединяются напрямую к CCM, ничго не мешает соединить те же отдельные чипы CCX интерконектами к CCM в IO чипе, без лишних логических преобразований.

Естественно понадобятся. Это не вы про Фому. Вы вообще со мной на другом языке разговаривать пытаетесь, похоже. У Zen2 другой физический дизайн, но и я и другие технические вангователи мало сомневаются в том, что логические блоки существовавшие в Zen, в большинстве своём продолжат существовать и в Zen2. Изменится их компоновка и частично логика работы системы, но строительные кирпичики, такие как CCX и функциональные (логические) блоки сохранятся.

В частности на обоих ваших картинках, два CCX соединены между собой через одни и те же логические блоки CCM, являющиеся частью SDF, а SDF является ядром всей SoC. Вариант который вы нарисовали, не заработает. Точнее он уже не заработал, т.к. линки CCX<->CCM просто не рассчитаны на такую физическую длину. Будь эти линки способны "держать" такие физические расстояния как будут у чиплетов, АМД изначально бы вообще делала CCM сразу элементом CCX и SDF с его IFOP был бы просто не нужен, превратившись в IO hub с встроенным UMC. Zen был бы совсем другим, будь эти линки способными на достаточную дальнобойность. При этом CCM абсолютно необходимый логический блок ибо именно он обеспечивает выполнения условий когерентности кэша.
Поэтому у двух ССХ в чиплете должен быть свой упрощенный аналог SDF (без IOMS и UMC), но с CCM и некой дальнобойной связкой линков - таких как CAKE<->IFOP например.

В итоге, у Zeppelin между CCX и UMC находятся: CCM, SDF. У чиплетного Zen2 будут находиться: CCM, SDF чиплета, CAKE, IFOP, IFOP, CAKE, SDF IO чипа. Число логических блоков растет. И хотя я не сомневаюсь что АМД приложила все усилия чтобы ускорить и оптимизировать работу логических блоков, задержки обращения CCX к памяти в чиплетном дизайне вырастут по сравнению с ближней памятью на Zeppelin.



Получается, да не получается. Если бы так было можно (линк CCX-CCM был бы достаточно дальнобойным), ещё первый Zen был бы совсем другим.



Сохранили SDF с CCM на ней (для обмена CCX<->CCM<->SDF<->CCM<->CCX). Для чего? Не для чего а почему. Потому что линки CCX<->CCM не дальнобойные. А на SDF чиплета должен быть дальнобойный линк, видимо CAKE<->IFOP. Почему - объяснил выше.



Zen устроен довольно логично, и пусть не без компромиссов, но по своему это изящное инженерное решение.
Одним кристаллом SoC Zeppelin АМД попытались закрыть сразу три рыночных сегмента и это и повлекло необходимость идти на компромиссы, которых бы не было будь каждый кристалл под каждый сегмент специализированным.

Что же мы видим после показа Epyc Rome? AMD сохранила приверженность той же модульной компоновке, а значит она совершенно точно захочет снова использовать те же функциональные блоки, созданные как раз с целью обеспечивать эту модульную и масштабируемую компоновку, и лежащие в основе SoC Zeppelin. Zen2 Rome скомпонован иначе, но в большинстве своём он компонуется из тех же самых строительных кирпичей, из которых строился Zen.
При этом, форма и назначение кирпичей подробно описана АМД. Именно поэтому я и могу собрать в уме конструкцию Zen2 из этих известных кирпичей, а будь кирпичики другие, Zen2 бы вообще был бы не Zen а Nirvana Это допущение, но я не вижу причин считать что перестройка основ Zen зашла так далеко при дизайне Zen2. Другими словами, это всё тот же Zen, хотя и второго поколения.



Нет, разбить в прах мой тезис не получилось, потому что у всех инженерных решений есть причины. Например, SDF работает на частоте MEMCLK не потому что разработчикам было лень выдумывать отдельный тактовый генератор или потому что они хотели замедлить возможности обращения к памяти для CCX, или хотели вставить палки в колеса тем кто не может разогнать память.
Также есть причина и у инженерного решения с SDF CCM и CAKE, будь логический интерфейс CCX достаточно дальнобойным, SDF в том виде каким он есть в Zeppelin, даже не стали бы создавать.

Вы описываете какую то шляпу, если бы АМД сделало CCM в ССХ то без SDF обойтись бы не получилось.

Путь бы остался таким же как и сейчас, но вот скорость доступа к кешу выросла бы прилично. Зачем бы АМД так поступать?...не понятно.

И как бы тогда без SDF,блоки ССХ+CCM работали с UMC ??? или получали бы доступ без IFOP к UMC на соседних чиплетах???

Значит дальнобойную связь обеспечит IF 2. А CCM изначально умеет и знает как работать с кешем напрямую без логических преобразований, SDF и CAKE на этом промежутке не нужны. А ваша связка " CCM, SDF чиплета, CAKE, IFOP, IFOP, CAKE, SDF IO" не может обеспечить быструю и равную скорость работы Кеша для всех чиплетов. В таком случаи дай бог 200мс будет у самых быстрых. Так еще если там кеш 16+16, то и CCM там аж 16шт нужно будет. И их работу нужно будет еще синхронизировать.

В общем, я остался при своем мнении, а вы скорее всего останетесь при своем, но рассудит нас только выпуск чипов на рынок.

Что такое

А что такое "IF 2" с точки зрения логических блоков? Более скоростной или более дальнобойный интерфейс? Какие логические блоки между собой соединяет IF 2?
Моя идея в том, что если бы AMD смогли кардинально перестроить логические блоки лежащие в основе Zen, новые дизайны назывались бы не Zen2(3 итп), а у них было бы совсем другое имя. Nirvana, или другое но не равное Zen* А раз АМД собирается выкатить не новую архитектуру а лишь второе поколение архитектуры Zen, то и функциональное назначение логических блоков осталось прежним.

С точки зрения логических блоков ? Не очень понял, что вы тут хотите узнать.

Вполне себе нормальная скорость и дальность.

Да все те же, только для соединения чиплетов будет какая нибудь своя новая часть...типа IF Transport Line, без CAKE, SDF и IFOP.

Тогда скажите, что на протяжении 12 лет интел ничего не меняет в своей архитектуре "Intel Core".

Хорошо, зайдем с другой стороны - "IF 2" это новая сущность которой не было в Zen, и она выполняет функции CCM? Или всё же для "IF 2" требуется отдельный CCM для обеспечения выполнения условий когерентности кэша?
Вы нарисовали картинку где CCX в отдельном чипе и соединены новым неизвестным линком напрямую в CCM на IO чипе, но это слишком упрощённая схема - внутренняя структура чиплета обязательно будет сложнее. И число логических блоков между CCX и UMC неизбежно растёт, и растут минимальные задержки доступа к памяти по сравнению ближней памятью Zeppelin.
Вариант который вы нарисовали не заработает, потому что если бы он был работоспособен, ещё Zen был бы совсем другим, в нём не было нужды вообще вводить часть существующих функциональных блоков.
На этом дискуссию заканчиваю т.к. не вижу перспективы предоставить более убедительные аргументы ни с той ни с другой стороны. Нужно ждать официальных подробностей.

IF не должна выполнять функции CCM, должна быть просто транспортная шина которая передает информацию из кеша чиплета в ССМ контроллер IO чипа и обратно, без запутанных преобразований.

Они может и получат небольшой блок для реализации шины, но лепить туда логический преобразователь сомнительная идея...т.к. ССM умеет работает с кешем на прямую, логически преобразовывать информацию не имеет смысла...да и они бы только скорость доступа к кешу ухудшили.
Как вы предлагаете реализовать путь, в таком случаи, обещанную инженером равную скорость доступа к кешу, не возможно реализовать. Тем более если кеш 16+16, то нужно будет как минимум 8(а в худшем случаи 16) IFOP прыжков для реализации роботы кеша как единого целого, о равной скорости кеша тут и речи идти не может.

Чудеса И какие бы блоки не понадобились? Вроде все эти блоки нужны для работы, может количество бы блоков было меньше...но вроде бы все лог.блоки должны сохраниться Да и создать сразу идеальную архитектуру не возможно, 9-ое поколение Core от интел не даст соврать)

Я это давно предлагал =)

Он и не обещал равные возможности доступа к кэшу всех ядер, он обещал равные возможности доступа к памяти для всех ядер. Это, как раз, реализуется в чиплетном дизайне. А кэш, для каждого CCX, будет как и в Zeppelin, подразделяться на три зоны: кэш своего CCX, кэш соседнего CCX в чиплете, и кэш дальних CCX. Ясное дело, что обращения в кэши дальних CCX будут "дороже" по задержкам чем обращения в свой кэш или кэш соседнего CCX.
Но если в Zeppelin по такому принципу на зоны делилась ещё и DRAM, то хотя бы доступ к памяти в Rome будет на одинаковой дистанции для всех CCX.

k2viper
Ну он говорит в довольно обширном смысле о памяти, кеш это тоже память =) Да и по последним слухам, я скорее всё-таки прав, чем нет

Нет, последние слухи это только влажные хотелки. По Rome нет ни моделей ни цен, и тут такая АМД собирается представить модели и цены по настольным, держи карман шире.
Кроме того, в прошлом году уже была вот такая картинка про 5ггц и 12 ядер. А за год до этого была другая картинка с 5ггц у первых рязаней. Части эмоционально мыслящей публики очень хочется, чтобы рязань наконец догнала и перегнала ненавистный интел, вот и рисуют такие "утечки", подогревая хайп и заодно хоть и временный, но интерес к своей никчёмной персоне.

#77

Не стоит сравнивать с откровенными сливами, ага...на тик-таке...возьмут так и сдлеают .=> тик-тик. Да еще и ядер насыпям! =)
Тут дело обстоит несколько иначе

Впереди Рождество, а перед рождеством многим очень хочется верить в рождественское чудо. Даже тем, кто внешне уже вырос.