А в чем тогда шина ? в дереве? )
Задержки +/- будут такие как есть.

Нет

В дереве тут не шина
В меди, под лаком на текстолите. Как только покидаем кремний встречаем латентность. Если бы там кремниевый мост был, еще можно было бы надеяться на сохранение или незначительный рост задержек.
Сравни задержки доступа к своей памяти и соседнего чипа у эпиков/ТР.

Если этой шины нет в кремнии, соединять медью под лаком...будет нечего
У текущих тредриперов проблема с латентностью, не в их физическом положении.

Ну и какие выводы о ПСП можно сделать из сравнения фпс?
Внимательно меня прочитайте. Я писал, что и 1 и 2 ядра не раскачают ПСП на максимум. А то, что при добавлении числа ядер не сможет расти ПСП, я не писал. Даже наоборот - указал о пользе лишних ядер для роста ПСП.
В видео как раз и упёрлись в описанное мной ограничение ПСП по 1 ядру. Но, при этом и близко не достигли пиковой ПСП на 1 канал памяти. Поэтому второе ядро (и следующие) свой прирост также даст.

Естественно контроллеры шины - в кремнии, но большая часть трассы - на текстолите. Так что точно нельзя говорить, что шина в силиконе.

Как ты пришел к этому заключению? Может быть были в Сети какие-то исследования?
По твоему длинна проводников и материалы не влияют на частоту, а следовательно и задержки?
На ПС все это тоже влияет, но можно тупо добавить дорожек и компенсировать потери.

У меня сейчас латентность памяти ~74н.с., а дорожки от нее до ЦП куда длиннее, чем будет - от IO до Кеша в чиплетах.

Думаю дело не в кремнии, а в расстояниях. Если расстояния не большие - задержки низкие. плюс кремниевого моста наверное в том, что в кремнии можно делать значительно более тонкие дорожки и таким образом делать их большее количество, а текстолит слишком неровный для тонких дорожек. Если надо развести большое количество соединений на маленькой площади, то проще это сделать в кремнии.
Вот наверное для сокращения расстояний хорошо бы чип с ядрами прямо сверху положить на чип с IO. По типу 3D памяти

В итоге все они придут к кремниевым мостам, EMIB это плохо скрываемая попытка.
Выгода не только с мостами что латентности снизяться, а в том что ремонтопригодность нулевая.
Остается только перевести все питальники на кремний, но "китайцы против".

Dambeldor у тебя между КП и кэшем нет IFOP, а тут будет. Такое есть как раз у ТР (в случае КП соседнего чипа), на него и нужно ориентироваться, но держать в уме то, что это худший сценарий - там есть что оптимизировать, например от SDF в чиплетах можно избавиться. Конечно, если АМД не будет заморачиваться с перекодированием внешней шины (привет, задержки!), то есть SDF с IFOP сольются в горячем экстазе в IO хабе, рост латентности может быть незначительным, но это чревато высоким энергопотреблением этого чипа - внешние шины гораздо прожорливее внутричиповых.
neemestniii, да, ты прав в том, что в первую очередь решает расстояние, требования к ширине дорожек тоже из нее растут (см. выше про энергопотребление, межсокетная шина, кстати, в 5 раз более прожорливая чем та, что на упаковке), вряд ли дело в топологии текстолита - слишком тонкие дорожки там просто вспыхнут . Но материал тоже влияет на частоты, а следовательно и на задержки.
Что же до трехмерной компоновки, я слышал там есть проблемы помимо отвода тепла и механизмы их компенсации могут отрицательно сказаться на латентности, но протестировать такое решение было бы очень интересно.

SmaSheR
Вы удивитесь, но в кристаллах ЦП только 8 ядер CCX и их кеш...контроллер кеша и памяти в IO чипе. А будь иначе, городить IO чип было бы бессмысленно...получились бы такие тредриперы - как сейчас.

Кэш Л3 в IO?! Вот этому точно удивлен - давай пруф на то, что амд так глупо поступила. Вот Л4 кэш в ио хаб так и просится, но про него пока никто не заикался.
Остальному не удивлен, но не понимаю, что ты этим хотел сказать: единый CCX устраняет необходимость в SDF в чиплете, про что я и сказал и у нас получается core(chiplet)->IFOP(package)->SDF(IO)->DRAMctrl(IO) вместо core(die1)->SDF(die1)->IFOP(package)->SDF(die2)->DRAMctrl(die2) в ТР.

Эпики/ТР и в нынешнем виде весьма привлекательны для многих профилей нагрузки, характерных для серверов.

Учитывая то, что Л3 все-равно находится в распоряжении КП, все не так уж страшно, на мой дилетантский взгляд.

Я вроде нормально написал...в кристаллах ЦП только 8 ядер CCX и их кеш, а в IO - контроллер кеша и контроллер памяти. И насколько я понимаю получается core(chiplet)->SDF(IO)->DRAMctrl(IO), и таков путь для всех 8ми чиплетов на эпике 64.
Вот картинка от парней которые угадали про IO чип и примерную компоновку новых EPYC...сомнения есть всегда, но такая компоновка более чем оправдана...тем более для 64 полных ядер.
#77

С этим никто и не спорит, но это не значит что все нужно оставить так как есть сейчас.