Синепузики а что вы тут делаете ? идите лучше новые проблемы Интела обсудите, у них там походу очередной фейл

так и мейнстрим платформу с HEDT сравнивать смысла нет. Разные цели, разные цены. А будут ли узкие места из за компоновки, это вангование.

по ходу дела интел скоро тоже свои кристаллы будет чиплетами делить

Нет никаких причин делать 16/32 на TR4 дороже, чем на АМ4, кроме маркетинговых.

Вангование это насколько они узкие окажутся, а вот то что на АМ4 у 16 ядер их не окажется меньше, в этом можно быть уверенным.

Вы с какой планеты? HEDT всегда были дороже, больше каналов памяти больше линий pci. Причем тут маркетинг O_o Заходим на ку(так как там с рек. ценами адекватнее) Смотрим зены и риперы первого поколения, 268(1900х) против 208(1800х) евро, оба 8/16.

Два чиплета + io чип, положенные на разное количество ножек. Последнее определенно должно тянуть на пару сотен $ разницы . Стоимость разработки можно не учитывать, эти кирпичики от эпиков до райзенов одинаковые, разница стоимости производства в пределах погрешности. Так откуда разница в цене выходит?

Как знал, что увижу нечто подобное =)
Во-первых, речь не идет в утвердительном смысле, во-вторых речь идет о соединении Чиплет-Чиплет, а не о Чииплет-IO чип - об которую мы ломали копья...так что поживем увидим.

io чипы одинаковые? количество каналов памяти линий pci?

опять это песни о том что амд все сломали будет хуже чем зен2 и зен1... откуда вы такие бересь хез. теперь про рынок амд только начала отвоевывать рынок у нтла медленно, но уверенно и тут она бац и выпускает продукт хуже чем предыдущий... наркоманы в амд не водятся в отличии от этого форума. инфинити бридж уже разгонялась до 100гб/с в две стороны какие такие планшетки смогут выдать больше 100гб/с? никакие от силы ддр4 даст 80-90гб/с в двухканальном режиме, а тут прямо заявляют о ряде улучшений в шине и повышением пропускной способности. теперь разберем ситуацию линка "чиплет - коммутатор" всяко короче чем "сокет цпу - ддр", но это не мешает ддр работать с задержками около 50-70нс, а тут линк короче и быстрей значит узким горлом будет опять же озу, а не коммутатор - цпу ядра. проблема может быть только в соединениях 8+8 ядер через коммутатор и то при максимальных нагрузках (мне кажется что коммутатор может просто захлебнуться), но и то не факт что будет хуже чем на райзане1 до патчей. собственно если амд не видела профита в такой конфигурации чипа для дектопов то она бы и не выпускала бы ее... смысл то какой? чтоб просто насобачить в подложку еще один кусок кремния и выпустить продукт хуже? когда можно сделать ccx 6 ядерным и выпустить по отточенной уже на двух поколениях системе без "чиплета - коммутатора" просто с максимальным количеством ядер 12, а не 16 (разница была бы не такая значительная ведь уверенности в том что 16 ядер возьмут такую же частоту как и 12 у меня нет).
... подведу итог кому лень читать. райзен3 по многим очевидным вещам будет лучше.

Я разве говорил что лучше переплатить за 9900? Сижу на каблуке и не жужжу. Хотя вот по последней статье, даже запросто могу в свою материнку модбиос зашить, который даже делать не надо - уже есть собранные. https://overclockers.ru/blog/Vital-uK/s ... on-i-testy

Добавлено спустя 2 минуты 18 секунд:


Вижу в ветку подъехали эксперты по архитектуре вычислительных ядер, что ж, изучай до полного просветления https://3dnews.ru/979520

Добавлено спустя 1 минуту 42 секунды:


Во как, никаких характеристик, частот, ТДП, цен, тестов ещё нет - только обещание "до 16 ядер", но уже понятно за что платить

Добавлено спустя 41 минуту 40 секунд:


Даже если IFOP будет использоваться для связи чиплетов напрямую (минуя IO чип), это не снизит число логических блоков в цепочке CCX(1stdie)-SDF-IFOP-IFOP-SDF-CCX(2nddie). И нет никакого сомнения что будут наблюдаться эти самые тредрипперные "полочки", то есть для каждого из ядер - не все остальные ядра процессора будут одинаково полезны.
Хотя написанное на tomshardware "as these units facilitate communication with other die" можно трактовать и что other die это IO.



Не выходит, потому что в чиплетах CCX тоже между собой коммуницировать должны, или они тоже будут это делать через SDF в IO чипе? Для чего тогда IFOP для связи чиплетов, если - гипотетически - на вооружении АМД есть столь совершенный и дальнобойный линк способный дать лучшие чем в монолитных Zeppelin задержки CCX-UMC и при этом обеспечить дальнобойность?
Я не верю в то что IFOP в чиплетах находятся для того чтобы сообщаться с другим чиплетом. По той причине, что чиплеты спроектированы универсальными - а в тредрипперах их будет до 4х, в Эпиках до 8. Значит нужно до 7 IFOP линков на чиплет! Слишком жирно, особенно если посмотреть какой немаленький % площади они отнимают у Zeppelin, а их число, если они действительно будут напрямую соединять каждый чиплет с каждым, придется удвоить. Только представь себе разводку подложки... Однако, не случайно IO чип у Rome расположен в центре. Потому что никаких прямых линков чиплет-чиплет, минующих IO чип, скорее всего нет.
Получается, IFOP на чиплете нужен для связи с IO чипом и вообще вся коммуникация чиплетов между собой пойдет именно через IO чип.

Добавлено спустя 1 минуту 24 секунды:


Он не будет во всём хуже чем предыдущий
Но это (говорю про 16-ядерный АМ4 Matisse) будет проц, скажем так, с очень большим числом "но" и компромиссов. Который никак не потянет на статус бескомпромиссного флагмана.

Добавлено спустя 9 минут 22 секунды:


Линки цпу-видеокарта ещё длиннее, и что?
А вот что, задержки главным образом генерятся не длиной проводников, а генерятся они функциональными и логическими блоками между ядрами (CCX) и контроллером памяти (UMC). Потому что несмотря на внушительную длину DDR или PCIe дорожек, на всей их длине никакой логической обработки сигналов не происходит.
При этом я много раз показывал что в чиплетном дизайне число этих самых логических блоков между CCX и UMC неизбежно растёт в сравнении с дизайном того же Zeppelin (Zen/Zen+).

Почему все так свято верят, что у новых процов задержки доступа к памяти и ping between cores будут непременно лучше? Обещали IPC. Он будет за счет улучшения ядер Обещали улучшение задержек применительно к EPYC. Оно тоже будет, но не в виде снижения абсолютных минимальных значений, а в виде снижения средних, которые у сегодняшних NUMA Эпиков весьма велики.
А вот на хотелки по задержкам в AM4 АМД положила большой и толстый, отказавшись от бескомпромиссного монолитного дизайна для десктопа в пользу опять одинаковых кристаллов для трех рыночных сегментов. Можно сколько угодно обвешиваться лапшой, что это "для вашего же блага", но как по мне очевидно что истинные причины экономические.
Всю известную историю ЦПУ и ГПУ разработчики стремились сделать интерконнекты между частями SoC максимально короткими - а значит более низкоэнергетическими, а это в свою очередь значит более скоростными. И тут в 2019 году АМД такая - мы совершили прорыв! Склейка лучше монолита. Ага, как же. Держите карманы шире, истинные причины экономические, не ради добра АМД эти чиплеты будет в десктопе продавать, а ради того чтобы больше заработать сэкономив на разработке и производстве бескомпромиссного монолита.
И даже если окажется что чиплетный Matisse сумеет выйти на более низкий абсолютный уровень задержек от ядер к памяти, всё равно это будет значить что покупателей АМ4 снова кормят компромиссным решением собранным из того что было придумано для серверов, и если задержки уменьшились в чиплетном варианте, в монолите их можно было бы уменьшить ещё сильнее и получить реальный ТОПЧИК без всяких оговорок.

Это волшебство, понимаешь ?


Видишь, уже есть за что переплачивать.


Нет. Надо верить.

Нее, новый год прошёл, дед мороз уже уехал. Но у многих, даже тех кто внешне уже вырос, вера в чудо осталась.

Почему не снизит? если CCX'ы будут общаться на одном логическом уровне то SDF там не нужен, получится CCX(1stdie)-IFOP-IFOP-CCX(2nddie). Сама SDF в ее нынешнем виде там не нужна, IO хабов в ядрах нет, контроллера памяти нет, 6-ть CAKE тоже вряд ли понадобиться. И SDF - SDFу рознь может быть, обрежут все по минимуму к примеру оставят только часть для связи чипов, тут уже сколько всякой ерунды не нужно будет в этот канал пихать, так же не надо будет забивать очередь другими делами которые не относятся к чистым вычислениям на CPU.

Вариант А - коммутация всех чипов через IO, вариант Б - сквозная коммутация через "кольцевую шину" ...в таком случаи на все чиплеты нужно будет выделить по 2 IFOP.

Выше я уже описал возможный вариант Б


Весь вопрос в реализации соединения, если говорят что выходит тот же CCX, то скорее всего IFOP будет использоваться чисто как транспорт без логических преобразований в промежутке - чиплет <=> IO чип, тогда получится тот же CCX.

Что к примеру ? на 5FPS меньше чем у 9900К...да ну и фиг с ними.

Ага. На таких же 5% как и 2700Х. Гладко было на бумаге - да забыли про овраги (с).

В 1080р не большая разница, если вам дать посмотреть одновременно на два монитора с разными ЦП - вы НЕ различите где какой стоит.
А в разрешениях выше, уже идут вровень...все радеют за 4К, хотя если вы из сине/зеленой секты которая признает игры только в случаи 1080p + RTX ON,..тут я бессилен.

Если только тестеры не находят сцены, дающие высокую нагрузку на процессор, вместо стандартных с низкой нагрузкой.

Можно конкретный пример, хотя бы один?

Вам какая разница если вся нагрузка по ширине канала памяти ляжет на 1 чип. С кэшем хоть бы.
На 1 чип, что еще надо объяснять ? что у IO чипа будет друга шина к чиплетам ?
Другая малопиновая шина уровня ПСИЕ 6.0 не меньше.
Сказано же Пайпермастером что в планировщике ничего менять не надо, значит - не надо. Куда уже выше ? президента Интела вам подать ?

Какие нахрен соединения чиплет-чиплет
Что до процитированного, то да не то. Если там будут SERDES-ы на линках.... привет латентности.

Добавлено спустя 4 минуты 57 секунд:

Эммм.... это о чем. Там звезда топология - в центре ио чип с кп и контроллерами. Который соединяется с чиплетами, содержащими ядра и кэши (что вообще за бредни о кэшах внутри ио чипа? вы себе латентности на коммуникации L2-L3 при такой компоновке представляете?).
Вопрос в том, будет ли использован сериализатор в шине ио-чиплет.