Е6600 и согласно результам участников XS он уж очень туго гонится до 4.0Ггц

З.Ы. имхо, во всём виноваты материны

Ошибка ?

Почему ошибка?

Что же касается более конкретных деталей, то первые процессоры, входящие в Intel Core Microarchitecture, будут иметь двухъядерный дизайн (выполненный на едином полупроводниковом кристалле), обладать кеш-памятью первого уровня объёмом 64 Кбайта (которая будет разделяться на две части по 32 Кбайта для кода и данных) и комплектоваться общей (разделяемой) на оба ядра кеш-памятью второго уровня объёмом 2 или 4 Мбайта.

Следует напомнить, что предшественники микроархитектуры Core, процессоры Pentium M, обладали чрезвычайно интересной технологией micro-ops fusion, направленной на снижение "накладных расходов" при выполнении некоторых x86 команд. Суть технологии micro-ops fusion чрезвычайно проста. В случае если x86 команда распадается на зависимые друг от друга микроинструкции, декодер осуществляет их привязку друг к другу. Такие последовательности микроинструкций, "склеенные" технологией micro-ops fusion для исполнения процессором в определённом порядке, представляются процессором на всех этапах, кроме собственно исполнения, одной командой. Это позволяет избежать ненужных простоев процессора в случае, если связанные микроинструкции оказываются оторванными друг от друга в результате работы алгоритмов внеочередного выполнения.

В дополнение к весьма удачной технологии micro-ops fusion, микроархитектура Core получила технологию macrofusion. Данная технология направлена на увеличение числа исполняемых за такт команд и заключается в том, что ряд пар связанных между собой последовательных x86 инструкций, таких как, например, сравнение со следующим за ним условным переходом, представляются внутри процессора одной микроинструкцией. Такая микроинструкция рассматривается планировщиком и выполняется на исполнительных устройствах как одна команда. Таким путём достигается как увеличение темпа исполнения кода, так и некоторая экономия энергии.

Если команду x86 нельзя представить в виде одной простой инструкции, декодер создаёт некоторую последовательность простых инструкций (микроопераций) RISC. В процессоре Pentium 4 вместо традиционного кэша команд, в котором хранится код x86. , имеется кэш трассировки (Trace Cache). Он расположен после декодера, но перед остальными блоками процессора. В нём хранятся не инструкции CISC, а результаты их декодирования – микрооперации. При такой архитектуре декодер работает независимо от остальных блоков, наполняет Trace Cache микрооперациями.
Если в Trace Cache нет инструкций затребованного процессором участка кода, они сравнительно медленно загружаются из кэша L2, декодируясь на лету. Естественно, что декодирование и выборка данных на этом участке происходят в очерёдности, определяемой исполняемой программой. Микрооперации "снимаются" прямо с декодера, по мере их готовности, и результирующая скорость будет не более одной инструкции за такт. При повторном обращении к тому же участку кода процессор избавляется от необходимости производить декодирование ещё раз.
В ряде случаев экономия получается весьма значительная: "длина" участка декодера в тактах составляет от 10 до 30. Ёмкость Trace Cache составляет 12000 микроопераций. В среднем вероятность нахождения запрашиваемого кода в Trace Cache лежит в пределах 95%.

Е6600 и согласно результам участников XS он уж очень туго гонится до 4.0Ггц
Но как-же так!? Как же множество предварительных результатов разгона ещё до офф. анонса... казалось, что 4.0 Ггц он преодолеет с лёгкостью...

З.Ы. имхо, во всём виноваты материны

Мне кажется мамка на 965 и 975 чипсете более для этого предпочтительнее Wink

Итак...Камешек ЛЕГКО пошел до 3.15ГГц на номинальном вольтаже. Уперся в мамку на 445МГц шине. Субъективно очень понравился.