Джедай
Статус: Не в сети Регистрация: 25.10.2002 Откуда: Екатеринбург
alex_yurist Уже столько времени прошло с тех времен. Но на сколько я знаю связи мостиков L2 и ножек не было, так как даже смысла для производителя никакого нет. Зачем AMD делать доступ мат.платам для изменения размера кэша ?
_________________ Умные стремятся владеть информацией, мудрые - результатом ее обработки.
Джедай
Статус: Не в сети Регистрация: 25.10.2002 Откуда: Екатеринбург
Antinomy Это я читал, но практического подтверждения не видел на Applebred или Thorton. Одной теории не достаточно, ИМХО. И если это так, то какой смысл включать кэш через лапы, если придется соединять мосты L9 ?
_________________ Умные стремятся владеть информацией, мудрые - результатом ее обработки.
Member
Статус: Не в сети Регистрация: 13.06.2005 Откуда: Владивосток
masterjedy писал(а):
Это я читал, но практического подтверждения не видел на Applebred или Thorton.
А скажи мне принципиальную разницу в конфигурировании мостиков между Palomino\Thoroughbred\Barton? Тех. процесс и пр. не в счет? Лишь чуть иной механизм терминации сигналов на Palomino мостами L3,4,10, для чего нужно было удвоенное кол-во сравнительно с Thor. И всё. Не вижу причин несрабатывания (superlocked не в счет).
masterjedy писал(а):
И если это так, то какой смысл включать кэш через лапы, если придется соединять мосты L9 ?
О целесообразности речи не шло Речь была об эксперименте, практике вообще.
_________________ Дайте мне даташиты и я переверну мир!
Вместе мы - www.ROM.by
вот такой проц, он на 166 работает или на 200? и можно ли его передалать в бартон?
Processor(s)
Number of processors 1 Number of cores 1 per processor Number of threads 1 (max 1) per processor Name AMD Athlon XP Code Name Thorton Specification AMD Athlon(tm) Package Socket A (462) Family/Model/Stepping 6.A.0 Extended Family/Model 7.A Core Stepping Technology 0.13 um Core Speed 1353.0 MHz Multiplier x Bus speed 13.5 x 100.2 MHz Rated Bus speed 200.5 MHz Instruction sets MMX (+), 3DNow! (+), SSE L1 Data cache (per processor) 64 KBytes, 2-way set associative, 64-byte line size L1 Instruction cache (per processor) 64 KBytes, 2-way set associative, 64-byte line size L2 cache (per processor) 256 KBytes, 16-way set associative, 64-byte line size
Сейчас этот форум просматривают: solbadguy93 и гости: 28
Вы не можете начинать темы Вы не можете отвечать на сообщения Вы не можете редактировать свои сообщения Вы не можете удалять свои сообщения Вы не можете добавлять вложения