На тему памяти, на заметку тем, кто будет на частоты наяривать. 6200 26-34-34-48 чуть быстрее 6400 28-36-36-50 во всяких 7-зипах. Ненамного, но устойчиво быстрее, типовые результаты 288.x GIPS vs 286.x GIPS или вроде того. Понятно что элемент случайности присутствует, но в среднем так.

Иными словами, в 6400 смысл есть только в том случае, если на 6200 не удаётся ужать тайминги. Полагаю, что с 6000 vs. 6200 картина будет аналогичной.

P.S. Хотя если в профиле с 6400 покрутить tRFC, то может и отыграться. В любом случае, разница смехотворна.

RRDS-4 ты всегда используешь? в чем проблема довести до ума этот профиль на 6200МТ?

Наяривал и буду наяривать, но на заметку взял

305/288 = +6% которые на дороге не валяются

HertZ
8.38 и 8.75 нс, канеш с26 быстрее...

тут, на амд, конечно) На интел 2 не сработает почти никогда)

HertZ Gorod
В настройках 7z можно включить большие страницы памяти.

И словарь 32МиБ скучный. 128 например куда интереснее. Но не больше, а то 32+ потока вылезут из 32ГиБ.

Зачем тогда спрашивал -) Ну не знаю...
На DDR5 теоретически должно работать, поскольку доступы с чередованием (interleaving) между группами банков короче, чем доступы между банками в пределах одной группы банков. А увеличение количества банковских групп смягчает внутренние временные ограничения, увеличивая вероятность использования коротких таймингов. Как раз наш случай.
Здесь мы наблюдаем парадокс производительности: чередование групп компенсирует бóльшую задержку tWTRl. Потому что tWTRs работает только в текущей группе (блокируя ее), а tWTRl позволяет использовать другие группы во время задержки.
Количество групп банков на DDR4 в 2 раза меньше (4 группы по 4 банка, против 8 групп по 4 банка на DDR5), и то там tWTRs=2 работает даже на DDR4-4200 (а может и выше, не пробовал). Логично? Поэтому, думаю, до DDR5-6400 МГц хотя бы, при tCWL=tCL, tWTRs = 2 - должно работать. Тем более, BIOS практически всегда завышает WTRs минимум на 2.
Минимум по JEDEC для DDR5 это tWTRs = 4, я в курсе. На ASUS, tWTRs настраивается через tWRRD_dg, а tWTRl, через tWRRD_sg.
Так что, ничто не мешает, дерзайте Ограничения могут возникнуть в большей степени на уровне КП, чем в самой памяти.

Кто вам сказал что существует только одна конфигурация?
https://docs.amd.com/r/en-US/pg456-inte ... ent-Choice
Статья правда совсем не про это, но в данном случае не важно.

я ж написал - для амд надо. Ставить 2 или 4 норм?

И что это меняет? Один чип памяти содержит 8 групп банков, каждая группа банков состоит из 4 банков. 1 Gb чипы никто не использует.

В таблице от AMD, независимо от разрядности шины данных и размера страницы микросхемы DRAM, банков в ней все равно - не больше 32 (8 групп х 4 банка = 32 банка), а банков в одной микросхеме - не больше 4. Так?
Кстати, размер страницы в AMD, указан для группы чипов, а не одной микросхемы DRAM DDR5. Страницы по 1 Кб и 2 Кб, для чипа.
В данной таблице, например, x8 — 8-битная разрядность данных микросхемы DRAM. Размер страницы обычно составляет 4 Кб или 8 Кб, в зависимости от плотности чипов.
Один кристалл памяти содержит 8 групп банков, каждая группа банков состоит из 4 банков. В итоге у модуля памяти объемом 16 Гб (8 кристаллов по 2 Гб, 8 х 2 = 16 Гб), будет 64 группы банков (8 групп х 8 кристаллов) и 256 банков. Но, по таблице AMD, возможна всего одна конфигурация, где общее кол-во баков будет меньше.


4 если удается ужать tCWL, но возможно повысится tWR, поэтому зависит от возможности понизить tWR / tWRPRE. Понижая tCWL, возможно придется повысить tRDWR (если не дошли до предела - может и не придется).
2 если потянет КП, но возможно придется поднять tCWL до уровня tCL; на частоте от DDR5-6400 и выше - сильно вряд ли, но теоретически - возможно.

Для AMD, выгоднее (и стабильнее) - ужать tCWL.

Bigsun
Если не знаешь, то не пиши чушь.
WTRS относится к разным группам, а вот WTRL относится к разным банкам одной группы.
Впредь буду тереть чушь без предупреждения, надоело читать глупости!

tCWL на амд не настраивается!!!

Добавлено спустя 3 минуты 56 секунд:

У меня 3 работает на 4800, 2 сразу виснет, но это с нарядением на память 1.20

Long timings (tCCD_L, tRRD_L, and tWTR_L): bank accesses within the same bank group
Short timings (tCCD_S, tRRD_S, tWTR_S ): bank accesses between different bank groups
«Длинные» (Long timings) (tCCD_L, tWTR_L, tRRD_L) относятся к задержке от банка к банку внутри одной группы, а «короткие» (Short timings) (tCCD_S, tWTR_S, tRRD_S) к доступу к разным группам банков.
Охх... да, перепутал. Сейчас исправлю. Как так - сам не понимаю -)
Только в этом ошибка?

Во всех МП? Если нет прямой корректировки тайминга tCWL, то ведь можно настроить через tWRRD (потребуется более высокий tWRRD)?