tRCD зависит от VPP, а не VDD.
tCL зависит от VDD.

Посмотрим, пока так. Да и какое то засилье 6000-6200, скучно )



Сколько максимальное для VPP?

2.1 вольт, безопасно 1.91, msi по умолчанию ставит 1.85 вместо 1.8

Пробовал 1,9-2V для tRCD=46 но не идет.

Такие никудышные чипы у вас.

anta777
Чипы как чипы...Експо 6000 сл 28-35-35.
8000 34-48-48 1,55V чуть не хватило, TM5 завершился на 50й минуте,1,57V наверно хватит)

tRCDWR может быть меньше tRCDRD, на -2 примерно. А вообще Δ(tRCDRD - tRCDWR) = 0...6 тактов. Потому что DDR5 использует Write Data Buffer (WDB), что позволяет начать запись до полной активации строки. Спецификация механизма — JESD79-5B_V1.20 (JEDEC, сентябрь 2022 года). Механизм реализован в КП.
VDDG IOD у тебя на базовом уровне = 1,05 В, повышай до 1,10 В. Он у тебя очень низкий для 8000 МГц. VDDG IOD влияет на стабильность связи между IO Die и CCD, особенно на высоких частотах FCLK. КП у нас по прежнему в IOD чиплете -) VDDG IOD питает драйверы ввода-вывода в IOD, непосредственно связанные с PHY, поэтому по сути отвечает за целостность сигналов между IO Die и DRAM. В процессорах AMD Ryzen 9000 (архитектура Zen 5) драйверы ввода-вывода (IOD) и физический слой (PHY) не питаются отдельно. В IOD есть довольно крупная область PHY двухканального КП.

VDDG CCD — отвечает за связь Infinity Fabric между двумя кристаллами CCD. Но у нас один CCD;
VDDG IOD — за связь между IO Die и CCD. Это часть напряжения IF. VDD_MISC.

VDD = 1,45...1,50 В. Повышай постепенно.
VPP = 1,8...1,9. Для Hynix A-die до 1,95 В (предел).
VDDQ = 1,40 В попробуй.
VSOC = 1,12...1,15 В.
CR я бы расслабил до 2. Вряд ли это сильно повлияет.

Ну, если вдруг где ошибся, поправьте меня. Я старался -)

Для 8000 памяти частота контроллера всего лишь 2000, поэтому повышать vddg не надо.
И формируется vddg не из vsoc, а из vdd misc.

Речь про FCLK, а она 2200

Да. VDDG и VSOC — независимые домены. VDDG формируется из VDD_MISC через LDO, а не напрямую от напряжения Infinity Fabric. Это было сделано для снижения джиттера и повышения стабильности работы DDR.
VDD_MISC (Voltage Domain for Miscellaneous) — домен питания, отвечающий за второстепенные и периферийные блоки процессора/чипсета.
LDO (Low-Dropout Regulator) — Линейный стабилизатор напряжения с малым падением.
VDD_MISC -> LDO -> VDDG
В Ryzen 9000 VDD_MISC = 1,8 В 1,05–1,20 В (1,00 - 1,10 В для Ryzen 7000), тогда как VDDG = 0,95–1,15 В (после LDO).

На 8000 оч советую карху тестить (10k%+) - гораздо лучше выявляет анстаб переразгона по частоте (не только моё мнение, но и многих на OCN). ТМ5 я тож проходил (1.5 часа по крайней мере), карху - увы нет. Насколько стабильно такое в повседневе не испытывал

Без разницы. +/-0.5% туда сюда не зароляют

вопрос не по теме.
Решил побалываться разгоном оперативной памяти какую матиринскую плату для этого посоветуете? Желательно асус или асрок,бюджет 25-30к

vdd misc у зен4 и зен5 1.1В а не 1.8В
А vddg 0.85, а не 0.95 или выше!

Немного разное ведь у них?

1.1 и там, и там

Что-то не догоняю. VDDG IOD не может быть выше VDD_MISC? Но можно повысить VDD_MISC, так?

Да, vddg делается из vdd misc.
По умолчанию дельта 250 мВ.

При vdd выше 1.6V, zentimings начинает показывать полную ахинею независимо от того, что поставишь. При этом другие инструменты показывают всё правильно. Интересный эффект...

Добавлено спустя 1 час 53 минуты 12 секунд:

А дай не хуже будет на 6400\30 чем 6000\26

Потерянный, на 28 стабильность железная, а тут вроде ходит тесты, но произвольно отрубается раз в 2-3 часа и рисует пост код 00. Видимо, где-то что-то надо подкрутить, да пока незнамо что. Забил в общем.

Всем доброго времени суток, уважаемые дамы и господа!
Благодаря гайдам настроил память вот таким вот образом, сейчас проверяю полную стабильность. 6400 на 1.43 V VDD не берет, CL 28 на 6200 тоже. В каком бы направлении вы дальше двигались?