Любой вопрос с проблемой настройки памяти, подкрепляйте скрином ZenTimings, обязательно указываем DRAM Voltage. Убедительная просьба заполнять профиль и подпись на форуме, указывая свои комплектующие.
Что нужно для настройки и разгона памяти -->
1. Читаем одну на выбор статью от, ✔ 1usmus или ✔ i2hard, а так-же статью по работе Dram Calculator от ✔ i2hard, устанавливаем необходимое программное обеспечение из шапки темы, смотрим примерные результаты разгона памяти из шапки, для понимания пределов возможностей вашего железа. Загружаем картинки с запросами на этот форум через кнопку "spoiler=" а не просто "spoiler".
2. Не используем XMP профили, это как правило, настройки для систем на базе Intel, за очень редким исключением, соответственно режим XMP протестирован на совместимость именно для Intel, к тому же, заводская настройка не блещет идеальным подбором таймингов и напряжений и можно получить примерно до 20-30% производительности дополнительно, вручную настраивая тайминги и напряжения. Также использование профиля XMP, чревато завышенным вольтажом на контроллер памяти.
3. Правильная установка модулей – A2+B2 (для двух модулей).
4. Перед настройкой частоты и таймингов рекомендуется установить принудительное охлаждения на модули памяти, особенно для памяти с чипами Samsung B-die, повышение температуры памяти выше 48°, может сопровождаться дополнительными ошибками, не связанными с неправильной настройкой таймингов, что затруднит их поиск и общую настройку памяти.
5. tRFC2 и tRFC4 не имеют физической реализации, потому их в некоторых версиях BIOS, отсутствуют эти значения всегда, всегда оставляйте эти параметры в Авто, так-же в Авто, оставляйте tCWL.
6. Худший модуль памяти (требующий большего напряжения для стабильного разгона) должен стоять ближе к процессору в слоте A2.
7. При желании протестировать память избыточным тестом в TM5 с конфигом 1usmus_v3 меняем количество 3-х циклов в "mt.cfg", "cycles=3" скажем на 8 или более
8. Если нет бута на частоте памяти 3800Mhz, то проверяем возможности IF вашего CPU, для этого выставляем частоту памяти на 3200Mhz, а IF например на 1900, пробуем загрузиться...
Посты с исковерканными названиями процессоров, чипов и вендоров оперативной памяти (например: Рязань, Самса, Балики и так далее), будут удаляться. Если вам тяжело переключить раскладку и вместо ”Райзен”, напечатать Ryzen то без обид потом.
✔ Все картинки и видео убирайте под спойлер, иначе ваш пост будет удалён , загружаем картинки с запросами на этот форум, через кнопку "spoiler=" а не просто "spoiler". ✔ Посмотри как это делается
Как вставить картинку в своём сообщении, жмем сюда и смотрим гайд!
#77
Абсолютно безграмотные пользователи, дающие вредные советы - Флирт
Привет всем! Помогите плз с оперативкой. Оперативка - Crucial Ballistix BL16G32C16U4B.M16FE 16gbx2, Micron E-die, 2 ранговые. Тест Linx с размером проблемы 20000 прохожу без расхождений. Тест ТМ5 1usmus на 24 минуты прохожу без ошибок. Решил протестировать ТМ5 на anta777 heavy. Вот тут у меня выскочила ошибка №1. В гугл таблице пишут что "Can be voltage related, can be tRFC issues, Tiny timeout issues(tRRD, tWTR)". Но дальше как эти тайминги или напругу завышать не знаю, и так вроде их задрал. Напряжение VDIMM уже 1.4 и во время теста греется на ощупь довольно сильно (примерно 50-60 градусов как мне кажется на ощупь) - не имеется вент именно на память, а контроллера температуры у памяти нету -_- Скриншот ZenTimings прилагаю. Спасибо заранее за помощь))
Moderator
Статус: Не в сети Регистрация: 10.06.2011
SHoPsHa93 писал(а):
Ткнуть не могу, но tRFC должен быть кратным 8. Насколько помню, для одноранговой памяти. Этот параметр не так прост, у него ещё есть зависимости от внутренних параметров в материнке. Данные параметры устанавливает вендор платы.
Давненько anta777 ещё на забугорном форуме оверклокеров про это писал.
Однако, многие устанавливают не кратные значения и получают стабильность...
Еще раз как работает tRFC. Есть минимальное время, необходимое для обновления ячеек памяти, снижение которого приведет к ошибкам, так как не успеют обновиться все ячейки памяти. По стандарту джедек для 8-Гбитных чипов tRFC=350 ns. Это время выбрано с запасом. Кратность 8 позволит найти истинное минимальное время. Некратные значения просто дают запас. Можно выставить tRFC=483, а не 480, тогда просто после обновления ячеек 3 такта память будет отдыхать. Или (если так сделана логика биоса) просто обновление происходит не за 483 такта, а за ближайшее нужное время, округленное вверх до кратного 8.
Реально при обновлении используются тайминги: tRAS(внутренний) -он не равен нашему выставленному в биосе tRAS, и tRP (тоже внутренний). Поднимая напряжение, мы можем на некоторых чипах памяти (samsung b-die) снижать tRFC. Ячейки не обновляются все одновременно, это невозможно из-за ограничения токовой нагрузки. Ячейки обновляются субмассивами.
Advanced member
Статус: Не в сети Регистрация: 08.09.2006 Фото: 142
balik писал(а):
Привет всем! Помогите плз с оперативкой.
Привет, Выставьте все напряжения и сопротивления по гайду куратора из шапки и попробуйте снова пройти тест (лучше конфиг Extreme1, чем Heavy). В частности, понизьте vSOC, CLDO, ProcODT.
balik command rate в авто или в GDM mode, или что-то в этом духе (от биоса зависит). Если его указать явно как 1t, gdm выключается и память стабилизировать сложнее
Добавлено спустя 9 минут 7 секунд: rvspost высер у тебя в штанах. Откуда инфа о кратности объёму чипа? anta777 можете подсказать, где почитать о работе RFC? В стандарте jedec не нашел такой инфы, о которой вы говорите
Добавлено спустя 3 минуты: Почему спрашиваю - для меня не работает эта логика. На 3866 RFC=570 нестабильно (очень редкие ошибки, редкие зависания системы), 572 полностью стабильно, ни одно не кратно 8
anta777, боюсь разницу между RFC 572 и 576 обнаружить практически невозможно, но попробую конечно как будет время Так где описана работа рефреша памяти?
Moderator
Статус: Не в сети Регистрация: 10.06.2011
в отдельных статьях в интернете, читать про разные методы сокращения времени обновления, RAIDR и тому подобные
[1] S. Advani, N. Chandramoorthy, K. Swaminathan, K. Irick, Y. Cho, J. Sampson, and V. Narayanan. Refresh Enabled Video Analytics (REVA): Implications on power and performance of DRAM supported embedded visual systems. In Computer Design (ICCD), 2014 32nd IEEE International Conference on, pages 501–504, Oct 2014. [2] A. Agrawal, M. O’Connor, E. Bolotin, N. Chatterjee, J. Emer, and S. Keckler. CLARA: Circular Linked-List Auto and Self Refresh Architecture. In Proceedings of the Second International Symposium on Memory Systems, MEMSYS ’16, pages 338–349, New York, NY, USA, 2016. ACM. [3] S. Baek, S. Cho, and R. Melhem. Refresh now and then. Computers, IEEE Trans- actions on, 63(12):3114–3126, 2014. [4] B. Bhat and F. Mueller. Making DRAM Refresh Predictable. In Real-Time Systems (ECRTS), 2010 22nd Euromicro Conference on, pages 145–154, July 2010. [5] I. Bhati, M. T. Chang, Z. Chishti, S. L. Lu, and B. Jacob. DRAM Refresh Mecha- nisms, Penalties, and Trade-Offs. IEEE Transactions on Computers, 65(1):108–121, Jan 2016. [6] I. Bhati, Z. Chishti, and B. Jacob. Coordinated Refresh: Energy Efficient Tech- niques for DRAM Refresh Scheduling. In Proceedings of the 2013 International Symposium on Low Power Electronics and Design, ISLPED ’13, pages 205–210, Piscataway, NJ, USA, 2013. IEEE Press. [7] I. Bhati, Z. Chishti, S.-L. Lu, and B. Jacob. Flexible auto-refresh: enabling scalable and energy-efficient DRAM refresh reductions. In Proceedings of the 42nd Annual International Symposium on Computer Architecture, pages 235–246. ACM, 2015. [8] K. Chandrasekar, S. Goossens, C. Weis, M. Koedam, B. Akesson, N. Wehn, and K. Goossens. Exploiting Expendable Process-margins in DRAMs for Run-time Performance Optimization. In Proceedings of the Conference on Design, Au- tomation & Test in Europe, DATE ’14, pages 173:1–173:6, 3001 Leuven, Belgium, Belgium, 2014. European Design and Automation Association. [9] K. Chandrasekar, C. Weis, B. Akesson, N. Wehn, and K. Goossens. Towards Variation-Aware System-Level Power Estimation of DRAMs: An Empirical Ap- proach. In Proc. 50th Design Automation Conference, Austin, USA, June 2013. [10] K. Chandrasekar, C. Weis, Y. Li, B. Akesson, O. Naji, M. Jung, N. Wehn, and K. Goossens. DRAMPower: Open-source DRAM power & energy estimation tool. http://www.drampower.info. [11] K. K. Chang, A. Kashyap, H. Hassan, S. Ghose, K. Hsieh, D. Lee, T. Li, G. Pekhi- menko, S. Khan, and O. Mutlu. Understanding Latency Variation in Modern DRAM Chips: Experimental Characterization, Analysis, and Optimization. In Proceedings of the 2016 ACM SIGMETRICS International Conference on Measure- ment and Modeling of Computer Science, SIGMETRICS ’16, pages 323–336, New York, NY, USA, 2016. ACM. [12] K. K.-W. Chang, D. Lee, Z. Chishti, A. R. Alameldeen, C. Wilkerson, Y. Kim, and O. Mutlu. Improving DRAM performance by parallelizing refreshes with accesses. In High Performance Computer Architecture (HPCA), 2014 IEEE 20th International Symposium on, pages 356–367. IEEE, 2014. [13] Z. Cui, S. A. McKee, Z. Zha, Y. Bao, and M. Chen. DTail: A Flexible Approach to DRAM Refresh Management. In Proceedings of the 28th ACM International Conference on Supercomputing, ICS ’14, pages 43–52, New York, NY, USA, 2014. ACM. [14] M. Ghosh and H.-H. Lee. Smart Refresh: An Enhanced Memory Controller Design for Reducing Energy in Conventional and 3D Die-Stacked DRAMs. In Microar- chitecture, 2007. MICRO 2007. 40th Annual IEEE/ACM International Symposium on, pages 134–145, Dec 2007. [15] Y.-H. Gong and S. W. Chung. Exploiting Refresh Effect of DRAM Read Operations: A Practical Approach to Low-Power Refresh. IEEE Trans. Comput., 65(5):1507– 1517, May 2016. [16] C. Isen and L. John. ESKIMO - energy savings using semantic knowledge of inconsequential memory occupancy for DRAM subsystem. In Microarchitecture, 2009. MICRO-42. 42nd Annual IEEE/ACM International Symposium on, pages 337–346, Dec 2009. [17] B. Jacob, S. Ng, and D. Wang. Memory Systems: Cache, DRAM, Disk. Elsevier Science, 2010. [18] M. Jung, D. Mathew, C. Rheinländer, C. Weis, and N. Wehn. A Platform to Analyze DDR3 DRAM’s Power and Retention Time. IEEE Design & Test, 2017. [19] M. Jung, D. M. Mathew, C. Weis, and N. Wehn. Approximate Computing with Partially Unreliable Dynamic Random Access Memory: Approximate DRAM. In IEEE/ACM Design Automation Conference (DAC), June 2016. [20] M. Jung, D. M. Mathew, C. Weis, and N. Wehn. Efficient Reliability Management in SoCs - An Approximate DRAM Perspective. In 21st Asia and South Pacific Design Automation Conference (ASP-DAC), 2016. [21] M. Jung, C. Weis, and N. Wehn. DRAMSys: A flexible DRAM Subsystem De- sign Space Exploration Framework. IPSJ Transactions on System LSI Design Methodology (T-SLDM), August 2015. [22] M. Jung, C. Weis, N. Wehn, and K. Chandrasekar. TLM modelling of 3D stacked wide I/O DRAM subsystems: a virtual platform for memory controller design space exploration. In Proceedings of the 2013 Workshop on Rapid Simulation and Performance Evaluation: Methods and Tools, RAPIDO ’13, pages 5:1–5:6,New York, NY, USA, 2013. ACM. [23] M. Jung, E. Zulian, D. Mathew, M. Herrmann, C. Brugger, C. Weis, and N. Wehn. Omitting Refresh - A Case Study for Commodity and Wide I/O DRAMs. In 1st International Symposium on Memory Systems (MEMSYS 2015), Washington, DC, USA, October 2015. [24] D. Lee, Y. Kim, G. Pekhimenko, S. Khan, V. Seshadri, K. Chang, and O. Mutlu. Adaptive-latency DRAM: Optimizing DRAM timing for the common-case. In High Performance Computer Architecture (HPCA), 2015 IEEE 21st International Symposium on, pages 489–501, Feb 2015. [25] C.-H. Lin, D.-Y. Shen, Y.-J. Chen, C.-L. Yang, and M. Wang. SECRET: Selective error correction for refresh energy reduction in DRAMs. In Computer Design (ICCD), 2012 IEEE 30th International Conference on, pages 67–74, Sept 2012. [26] J. Liu, B. Jaiyen, Y. Kim, C. Wilkerson, and O. Mutlu. An Experimental Study of Data Retention Behavior in Modern DRAM Devices: Implications for Retention Time Profiling Mechanisms. SIGARCH Comput. Archit. News, 41(3):60–71, June 2013. [27] J. Liu, B. Jaiyen, R. Veras, and O. Mutlu. RAIDR: Retention-Aware Intelligent DRAM Refresh. In Proceedings of the 39th Annual International Symposium on Computer Architecture, ISCA ’12, pages 1–12, Washington, DC, USA, 2012. IEEE Computer Society. [28] S. Liu, K. Pattabiraman, T. Moscibroda, and B. G. Zorn. Flikker: Saving DRAM Refresh-power Through Critical Data Partitioning. SIGPLAN Not., 46(3):213–224, Mar. 2011. [29] J. Lucas, M. Alvarez-Mesa, M. Andersch, and B. Juurlink. Sparkk: Quality-Scalable Approximate Storage in DRAM. In The Memory Forum, June 2014. [30] Jedec Solid State Technology Association. DDR3 SDRAM (JESD 79-3), 2012. [31] Micron Technology Inc. 1Gb: x4, x8, x16 DDR3 SDRAM. July 2006. [32] Xilinx, Inc. Memory Interface Generator (MIG). http://www.xilinx.com/ products/intellectual-property/mig.html, 2015, Last Access: 18.02.2015. [33] J. Mukundan, H. Hunter, K.-h. Kim, J. Stuecheli, and J. F. Martínez. Understanding and Mitigating Refresh Overheads in High-density DDR4 DRAM Systems. In Proceedings of the 40th Annual International Symposium on Computer Architecture, ISCA ’13, pages 48–59, New York, NY, USA, 2013. ACM. [34] P. J. Nair, C.-C. Chou, and M. K. Qureshi. Refresh Pausing in DRAM Memory Systems. ACM Trans. Archit. Code Optim., 11(1):10:1–10:26, Feb. 2014. [35] O. Naji, C. Weis, M. Jung, N. Wehn, and A. Hansson. A High-Level DRAM Timing, Power and Area Exploration Tool. In Embedded Computer Systems Architectures Modeling and Simulation (SAMOS), July 2015. [36] K. Patel, L. Benini, E. Macii, and M. Poncino. Energy-Efficient Value-Based Selective Refresh for Embedded DRAMs. In V. Paliouras, J. Vounckx, and D. Verk- est, editors, Integrated Circuit and System Design. Power and Timing Modeling, Optimization and Simulation, volume 3728 of Lecture Notes in Computer Science, pages 466–476. Springer Berlin Heidelberg, 2005. [37] M. K. Qureshi, D.-H. Kim, S. Khan, P. J. Nair, and O. Mutlu. AVATAR: A Variable- Retention-Time (VRT) Aware Refresh for DRAM Systems. Memory, 2(4Gb):20, 2015. [38] A. Raha, H. Jayakumar, S. Sutar, and V. Raghunathan. Quality-aware Data Allocation in Approximate DRAM. In Proceedings of the 2015 International Conference on Compilers, Architecture and Synthesis for Embedded Systems, CASES ’15, pages 89–98, Piscataway, NJ, USA, 2015. IEEE Press. [39] M. Sadri, M. Jung, C. Weis, N. Wehn, and L. Benini. Energy Optimization in 3D MPSoCs with Wide-I/O DRAM Using Temperature Variation Aware Bank-Wise Refresh. In Design, Automation and Test in Europe Conference and Exhibition (DATE), 2014, pages 1–4, March 2014. [40] W. Shin, J. Choi, J. Jang, J. Suh, Y. Moon, Y. Kwon, and L. S. Kim. DRAM-Latency Optimization Inspired by Relationship between Row-Access Time and Refresh Timing. IEEE Transactions on Computers, 65(10):3027–3040, Oct 2016. [41] W. Shin, J. Yang, J. Choi, and L.-S. Kim. NUAT: A non-uniform access time mem- ory controller. In 2014 IEEE 20th International Symposium on High Performance Computer Architecture (HPCA), pages 464–475. IEEE, 2014. [42] J. Stuecheli, D. Kaseridis, H. Hunter, and L. John. Elastic Refresh: Techniques to Mitigate Refresh Penalties in High Density Memory. In Microarchitecture (MICRO), 2010 43rd Annual IEEE/ACM International Symposium on, pages 375–384, Dec 2010. [43] V. K. Tavva, R. Kasha, and M. Mutyam. EFGR: An Enhanced Fine Granularity Refresh Feature for High-Performance DDR4 DRAM Devices. ACM Trans. Archit. Code Optim., 11(3):31:1–31:26, Oct. 2014. [44] R. Venkatesan, S. Herr, and E. Rotenberg. Retention-aware placement in DRAM (RAPID): software methods for quasi-non-volatile DRAM. In Proc. of HPCA, 2006. [45] J. Wang, X. Dong, and Y. Xie. ProactiveDRAM: A DRAM-initiated retention management scheme. In Computer Design (ICCD), 2014 32nd IEEE International Conference on, pages 22–27, Oct 2014. [46] C. Weis, M. Jung, P. Ehses, C. Santos, P. Vivet, S. Goossens, M. Koedam, and N. Wehn. Retention Time Measurements and Modelling of Bit Error Rates of WIDE I/O DRAM in MPSoCs. In Proceedings of the IEEE Conference on Design, Au- tomation & Test in Europe (DATE). European Design and Automation Association, 2015. [47] C. Weis, A. Mutaal, O. Naji, M. Jung, A. Hansson, and N. Wehn. DRAMSpec: A High-Level DRAM Timing, Power and Area Exploration Tool. International Journal of Parallel Programming, pages 1–26, 2016. [48] T. Zhang, M. Poremba, C. Xu, G. Sun, and Y. Xie. CREAM: a Concurrent-Refresh- Aware DRAM Memory Architecture. In High Performance Computer Architecture (HPCA), 2014 IEEE 20th International Symposium on, pages 368–379. IEEE, 2014. [49] X. Zhang, Y. Zhang, B. Childers, and J. Yang. AWARD: Approximation-aWAre Restore in Further Scaling DRAM. In Proceedings of the Second International Symposium on Memory Systems, MEMSYS ’16, pages 322–324, New York, NY, USA, 2016. ACM. [50] X. Zhang, Y. Zhang, B. R. Childers, and J. Yang. Exploiting DRAM restore time variations in deep sub-micron scaling. In 2015 Design, Automation Test in Europe Conference Exhibition (DATE), pages 477–482, March 2015. [51] X. Zhang, Y. Zhang, B. R. Childers, and J. Yang. Restore truncation for per- formance improvement in future DRAM systems. In 2016 IEEE International Symposium on High Performance Computer Architecture (HPCA), pages 543–554, March 2016. [52] D. Zhu, R. Wang, Y. Wei, and D. Qian. Reducing DRAM refreshing in an error correction manner. Science China Information Sciences, pages 1–14, 2015.
Сделал как вы написали сверху. Поменял напряжения и сопротивления как в гайде, так же поставил Auto на Command Rate и благодаря этому смог изменить режим GDM на Enable. Но у меня все равно выскочили 3 ошибки №2 на тестировании в ТМ5 на конфиге Extreme1. Они вышли в промежутке между серединой 2-го и середины 3-го цикла. Больше не появлялись. Помогите плз с настройкой, уже 3 дня потратил на тесты и настройку оперативки Скрины прилагаю.
balik c GDM=on сопротивление ClkDrvStr выставьте обратно 24. Более высокое требуется для GDM=off как правило В общем попробуйте поиграть с этими сопротивлениями - самые частые стабильные на таком сетапе - 20 20 20 20, 24 20 20 24, 24 20 24 24, 24 24 24 24 Если не поможет - пробуйте поднять тайминги 16-20-20-38-58. Если и это не поможет - опускайтесь до 3600
balik c GDM=on сопротивление ClkDrvStr выставьте обратно 24. Более высокое требуется для GDM=off как правило В общем попробуйте поиграть с этими сопротивлениями - самые частые стабильные на таком сетапе - 20 20 20 20, 24 20 20 24, 24 20 24 24, 24 24 24 24 Если не поможет - пробуйте поднять тайминги 16-20-20-38-58. Если и это не поможет - опускайтесь до 3600
Вроде получилось - тест ТМ5 на конфиге Extreme прошел при таймингах 16-20-20-38-58 и сопротивлениях 20-20-20-20. Есть ли смысл пробовать понизить тайминги до 19? Скрин прилагаю. Спасибо npa4ka! =)
balik, смысл есть конечно, попытка не пытка =) Не получится и ладно А дальше вторички по гайду i2hard из шапки или как пример:
The KMS писал(а):
tRRDS=4 tRRDL=4, 6-7 tFAW=16 tWTRS=4, tWTRL=12 дефолтные значения, рекомендую остановится на них. tRTP = tWR /2 прим. 6-12, 8-16. tCWL = оставляем всегда в Auto, любая плата выставляет правильно данный тайминг. tWRRD либо 2, либо кратно tRDWR. Пример tRDWR=8 tWRRD=2, начните настройку со значений 10-5, после успешных тестов, максимально ужимайте данные тайминги 8-2, 9-3, 10-5. tRFC = снижайте максимально
chinabai74 у него частота ниже, скорее всего стоит в авто. Я его всегда в авто оставляю - не похоже, что он влияет на производительность сколько-нибудь измеримо
Вы не можете начинать темы Вы не можете отвечать на сообщения Вы не можете редактировать свои сообщения Вы не можете удалять свои сообщения Вы не можете добавлять вложения