Сообщения без ответов | Активные темы


Список форумов » Тематические форумы » Оперативная память

Часовой пояс: UTC + 3 часа




Куратор(ы):   anta777    fedx   



Начать новую тему Новая тема / Ответить на тему Ответить  Сообщений: 43608 • Страница 2042 из 2181 • <  1 ... 2039  2040  2041  2042  2043  2044  2045 ... 2181  >
  Пред. тема | След. тема 
В случае проблем с отображением форума, отключите блокировщик рекламы
Автор Сообщение
  Igor-Igor
Прилепленное (важное) сообщение

Member
Статус: Не в сети
Регистрация: 18.05.2005
Откуда: Moscow
Фото: 9
Принятые в теме сокращения (и заодно необходимые утилиты для отладки и тестирования памяти)
TM5 - TestMem5
ATC=Asrock Timing Configurator 4.0.4 for z370/390
Asrock Timing Configurator 4.0.13
Asrock Timing Configurator 4.0.12 for z690
Asrock Timing Configurator 4.0.10 for z590
Asrock Timing Configurator 4.0.9 for z490
Asrock Timing Configurator 4.0.8
Asrock Timing Configurator 4.0.3 for z170/270/490

Asrock Timing Configurator 4.0.16
https://drive.google.com/file/d/1-PdgLkCf-5cA3b1kqO2CmFyhXtz-tiS3

AMT - Asus MemTweakit Asus MemTweakIt 2.02.44
При настройке памяти в BIOS ставим ОБЯЗАТЕЛЬНО MRC Fast boot=disable (включаем при этом режим тонкой тренировки, если же выставим enable, то включаем режим грубой тренировки).
Оптимально при разгоне памяти использовать в биосе множитель памяти 133, а не авто или 100, что даст возможность создать комфортные условия для контроллера памяти в процессоре и снизить напряжения ио и са ! Недаром в Jedec шаг между спидбинами именно 133, а не 100!
Для плат с Alder Lake напряжения VDD и VDDQ на память могут отличаться не больше, чем на 300 мВ.
Для плат на основе логики z690 и b660:
VDD>VDDQ
VDDQ>=VDD-300mV(0.3V)
Лучше на VDDQ не превышать 1.25V. Вполне возможно 1.30V. MSI дает зазор до 1.40V.
Для таймингов должно выполняться требование:
_dr=_dd

Разгон памяти у современной DDR4 (16 банков,RRDS=4,FAW=16,BL=8) эффективен только при tRC<=64,если каждый новый блок чтения происходит с разных банков памяти.
Для 4-х слотовых плат при разгоне желательно в биосе отключить неиспользуемые слоты.
Для максимальной производительности памяти значение tRFC в тактах для 8-Гбитных чипов должно быть кратно 8,а для 16-Гбитных чипов - 16. Если это правило не соблюдать, то будут вставлены лишние такты при каждом цикле обновления памяти.
Для желающих максимально снизить tRFC.
Делим tRFC на сумму tRCD,tRTP и tRP.
Если результат ближе к 4, то снижать tRFC можно по 4 такта.
Если результат ближе к 2, то снижать tRFC можно по 2 такта.
Это связано с тем, что обновление происходит субмассивами, которые обязательно кратны 2.

Новая информация по tRAS
Чтение с модуля памяти у DDR4 происходит блоками. Минимальный блок сейчас составляет 64 байта, что связано с размером строки кэша у процессора. Этот блок может считываться как с одного банка, так и с разных.
tRAS=tRCD+tRTP (при считывании 8 байт с одного банка)
tRAS=tRCD+tRTP+4 (при считывании 16 байт с одного банка)
tRAS=tRCD+tRTP+8 (считывание 24 байт - маловероятно)
tRAS=tRCD+tRTP+12 (при считывании 32 байт с одного банка). Самый верный выбор для DDR4!
tRAS=tRCD+tRTP+16 (считывание 40 байт - маловероятно)
tRAS=tRCD+tRTP+20 (считывание 48 байт - маловероятно)
tRAS=tRCD+tRTP+24 (считывание 56 байт - маловероятно)
tRAS=tRCD+tRTP+28 (при считывании 64 байт с одного банка)
Для DDR4 оптимальным выбором является 4-й или последний вариант.
Но если выставить tRAS меньше, то ничего трагичного не произойдет, так как джедек придумала предохранитель (tRTP), поэтому можно не заморачиваться и выставлять минимальный tRAS (=tRCD+tRTP).


Напряжения на процессоре при разгоне памяти
SA- безопасный уровень (по данным MSI) 1.35, растет от частоты памяти и зависит от подключенной периферии к PCIE, чем больше скорость видеокарты и NVME-диска, тем выше нужно напряжение.
IO (для Z590 =IO2, а просто IO можно оставлять в авто, для Z690=IVR DDQ)- обычно хорошо работает если на 50 мВ ниже SA, но чем ниже, тем лучше, стараться максимально снижать.
Тоже растет с ростом частоты памяти.
Для ориентира при настройке всегда рекомендую глянуть, что за напряжения SA и IO выставляет материнка в авто.


Для начала тезисно несколько правил «успешного разгона и установки памяти»:
1. Ни в коем случае не используем XMP профили – этот режим протестирован на совместимость, но не даёт оптимальную производительность. Поскольку заводская настройка не блещет идеальным подбором, можно получить до 20-25% производительности дополнительно, вручную настраивая тайминги и напряжения. Также XMP режим чреват завышениями вольтажа самой память и контроллера памяти\SOC.
2. Правильная установка модулей – А2 (для одного модуля), A2B2 (для двух модулей).
3. Самый лучший разгон по частоте достигается при использовании одного модуля, при наличии двух планок максимальная частота лишь немного хуже. У четырёх – либо хуже (на устаревающем LGA2011-3) либо такой же или лучше (LGA2066), которые могут стабильно работать с 4мя модулями на 4000CL16.
4. Если используется два модуля, то худший модуль (требующий бОльшего напряжения для стабильного разгона) должен стоять ближе к процессору в слоте A2.
5. Перед настройкой частоты и таймингов памяти отключить подсветку модулей памяти - т.к. это даёт лишний нагрев.

УНИВЕРСАЛЬНЫЙ ГАЙД ПО НАСТРОЙКЕ от Agiliter
Универсальный гайд.
0. Устраните любые потенциальные проблемы с другим железом. Снимите разгон с видеокарты, снизьте частоту цп на 300 с сохранением напряжения. Не забудьте вернуть RTL в авто если сейчас не авто.
1. Крутим очень короткий мемтест, то есть если минуту живёт сразу снижать тайминг дальше. Ищите не стабильность, а явно сбойное значение тайминга, запишите его - пригодится. Гораздо проще найти явно нерабочее значение и от него плясать чем пытаться ловить нестабильность часами. Это также помогает диагностировать сбойные тайминги на ранее "стабильной памяти".
Не пытайтесь найти предельные значение сразу. Сначала скрутите до +2 от минимально стабильного. Многие тайминги идут параллельно поэтому бессмысленно пытаться скрутить до упора с первого прохода.
CR выставить на 2 если стоит 1. В самом конце можно попробовать скинуть до 1. 3 Ставить только на очень большую частоту или если по другому ну совсем никак.

Начните с RCD, CL. Не обязательно должны быть одинаковыми, обычно CL идёт меньше чем RCD.
RAS сразу пробуйте как RCD+CL+4, до этого значения от него существенная разница, дальше меньше.
CWL<=CL. Допустимые значения 9,10,11,12,14,16,18,20.
RP можете выставить по RCD, если пойдёт меньше - тоже неплохо, не уверен правда насчёт смысла.
RTP без формул. Если не идёт вниз можно попробовать поднять чуть чуть RP. В DDR4 явно связан с WR соотношением 2 к 1 (например WR20\RTP10), физически хранится одно значения и в зависимости от операции интерпретируется.
Скрутите FAW до 16(так и оставьте если работает). С таким FAW скручивайте RRD(оба, L обычно больше чем S), возможно поедут на 4 оба. Если до 4 не удалось спустить поднимите FAW до уровня RRDL*4 и попробуйте ещё, хотя это скорее всего уже почти предел.
Обычно L>=S. L - SG(Same Group). S - DG(Different Group) Напр. RRD_L>=RRD_S.
CKE=5
СCDL>=4
RDRD_DD и прочие подобные можно проигнорировать если у вас нет двух планок на один канал (4 планки). DD-Different Dimm. Тоже самое с DR-Different Rank если у вас одноранговая память.
RDWR_SG(DG) и подобные сочетания скручивайте до минимальных рабочих, потом накиньте сверху +2. Как уже отметил обычно SG>=DG.
WTR не трогайте он сам спустится когда будете скидывать WRRD_SG(DG) и прочие подобные. Если сам меньше не стал тогда руками скидывать.
WR снижать через WRPRE если есть. Если нет или не снижает WR, То скрутите его скажем до 12 или +4 от рабочего, потом дожмёте если не лень будет.
RFC явных формул нет, крутить после всего списка сверху. Не пытайтесь найти его минимальное значение если не хотите чтобы память начинала сыпать ошибками от любого чиха. найдите пограничное со стабильностью значение и накиньте сверху 20 или сразу 40. Может реагировать на RAS+RP, RRD, FAW, причём в обе стороны (то есть может "сломаться" если задрать названные), а может и не реагировать...
REFi больше лучше. Связан с RFC. REFI сколько память "работает" - RFC сколько "отдыхает". Оба тайминга лучше не пытаться найти предельное значение.Заметно реагируют на температуру.
Многие тайминги отзываются и на температуру и на напряжение. Поскольку напряжение может как позволить снизить тайминг, так и увеличить температуру, то середину можно искать очень долго, поэтому лучше бы вовремя остановится.
Тестируйте тщательно с перезагрузками, сном, холодным стартом.
RTL и IOL вам кто-то другой пусть советует как настраивать, от них у меня голова болеть начинает...

Таблицы от anta777
Актуальные (последние) версии:
TableDRAMIntel(simple3nov2020+simple12oct2020+обычная)
http://bit.ly/3rTIBLv
http://bit.ly/3nWJlxB
http://bit.ly/32WnkTU
Conf tm5(slight+uni@LMHz+extreme+absolut)
http://bit.ly/2Oe8R00 - суперлайт
http://bit.ly/2H9jIZH - универсальный
http://bit.ly/2MUvl6n - экстремальный
http://bit.ly/3D9TUnD - абсолют
http://bit.ly/3STH2wx - новый для интела и DDR5
http://bit.ly/3wedj8U - новый для Ryzen3D и DDR5
Тяжелый
http://bit.ly/35eKfeJ

Расчет таймингов (на материнках ASUS)

tRASmin=tCL+tRCD+2
WTRS/L устанавливаются в биосе через WRRDdg/sg согласно формуле:
WRRD_sg=6+CWL+WTR_L
WRRD_dg=6+CWL+WTR_S
WR - через WRPRE (для матплат ASUS):
WRPRE=4+CWL+WR
RTP - через RDPRE (для матплат ASUS)
RDPRE=RTP

МЕГАпост про RTL и настройку
ПРО НАПРЯЖЕНИЕ НА ПАМЯТЬ!
VDDDQ=1.5 V max по Jedec
VrefCA=0.6xVDDDQ=0.9 V (max по Jedec), в даташите контроллера интел тоже разрешено максимальное vrefca=0.6xVdddq.
То есть при обычной настройке биоса, когда VrefCA=0.5xVDDDQ, VDRAM<=1.8 V, чтобы уложиться в нормы по Jedec.
А если при этом в биосе настроить vrefca=0.49xvdddq (разрешено по Jedec), то безопасное Vdram может быть еще выше=1.837 V.
Вывод: для контроллера процессора напряжение на память <=1.8 V неопасно

ПРО НАСТРОЙКУ SLOPE И СОПРОТИВЛЕНИЙ!
https://www.overclock.net/threads/the-importance-of-skew-control-for-memory-overclocking.1774358/
https://forums.overclockers.ru/viewtopic.php?p=17385457#p17385457

МЕТОДИКА ПОДБОРА ВЕРНЫХ RTT WR, RTT PARK, RTT NOM
https://forums.overclockers.ru/viewtopic.php?p=17484594#p17484594
На OCN есть методика их подбора с помощью Passmark memtest86, использовать только 8-й тест.


ШАБЛОН ПОСТА
Код:
CPU Name: Intel® Core™ i7-7740K CPU @ 4.30GHz
Motherboard Model: MSI X299 GAMING PRO CARBON AC (MS-7A95)
Total Size: 8192 MB
Type: Single Channel (64 bit) DDR4-SDRAM
Frequency: 2750 MHz - Ratio 1:31
Timings: 21-31-31-63-2 (tCAS-tRC-tRP-tRAS-tCR)
Slot #1 Module: G.Skill 8192 MB (DDR4-2137) - XMP 2.0 - P/N: F4-3200C14-8GVR

[img]Ссылка на скрин[/img]
Для сбора статистики по установленным чипам памяти просьба прикладывать скрины программы Taiphoon Burner и указывать напряжения на DIMM, IO и SA![/color]


Расшифровка коротких наименований таймингов часть 1 и часть 2

Предварительная настройка параметров разгона в BIOS платы (на примере плат ASUS)

Пресет для поиска максимальной частоты DDR4 и расчета таймингов от Agiliter (может пригодиться тем у кого плата автоматом выставляет какую-то дичь при автоматической частоте)
Необходимо дополнительное тестирование и ваши предложения что там добавить или поменять.

Кстати, на нашем форуме есть еще и другая Таблица по расчёту таймингов

ССЫЛКИ на другие ресурсы
https://github.com/integralfx/MemTestHelper/blob/oc-guide/DDR4%20OC%20Guide.md
https://www.hardwareluxx.de/community/threads/intel-ram-oc-thread-guides-und-tipps.1230518/
https://www.overclock.net/threads/official-intel-ddr4-24-7-memory-stability-thread.1569364/
https://www.systemverilog.io/

Таблица tRFC от integralfx
Below are the typical tRFC in ns for the common ICs:
IC tRFC (ns)
Hynix 8Gb AFR 260 - 280
Hynix 8Gb CJR 260 - 280
Hynix 8Gb DJR 260 - 280
Micron 8Gb Rev. E 280 - 310
Micron 16Gb Rev. B 290 - 310
Samsung 8Gb B-Die 120 - 180
Samsung 8Gb C-Die 300 - 340

Таблица tRFC от Reous v26
#77

Расшифровка чипов, находящихся в модуле памяти у разных производителей
#77

Ревизии печатных плат. A0,A1 или A2 планки, как узнать
#77
#77
#77
#77

Статистика tRCD планок в зависимости от типов чипов
#77
#77
#77
Чем выше вы в вертикальном столбце, тем удачнее планки.
Чем интенсивнее цвет, тем выше статистический процент (данные старые,теперь удачнее чипы выходят)
На 1 таблице все,что выше красной линии - суперотборники.

Советы по верной тренировке
1.Поднять напряжения на VCCSA и VCCIO.
2.Включить в биосе Round Trip Latency.
3.Для гигабайтов - memory enchancement=normal.

Руководство по разгону памяти для начинающих блондинок
https://docs.google.com/document/d/15qsrwUxGbKtqjeyEhmCear2kN9hCt2noKK5z14Webhg/edit?usp=sharing
https://docs.google.com/document/u/0/d/1QacU405kVV10-qBdrqQKOY0v-FKlBFpLcEDn0QpriSE/mobilebasic на русском
Мобильная версия
https://docs.google.com/document/u/0/d/15qsrwUxGbKtqjeyEhmCear2kN9hCt2noKK5z14Webhg/mobilebasic

Программы для тестирования памяти
GSAT- https://drive.google.com/file/d/1iCj0-jQIXIlo_Zvm5jO949ZH9fClTNF3/edit
для длинных тестов добавил параметр "--pause_delay" чтоб периодически не отключались потоки


Последний раз редактировалось anta777 09.12.2024 13:52, всего редактировалось 165 раз(а).
Внесены дополнения по tRFC и tRAS.


Реклама

Партнер
  Victor91rus

Member
Статус: Не в сети
Регистрация: 04.06.2017
Фото: 6
anta777 писал(а):
кроме того на интеле через него, скорее всего, еще и задается tRC.

ХВинфо отчитывается об изменении tRC при изменении tRAS под виндой.
xalexiv писал(а):
tRAS=tRCD+tCL+2

На 13700к не могу выставить по этой формуле. На 9700к и амд - могу, но это не добавит производительности вообще, там еще минимум тактов 20 вообще нет разницы в производительности.

Зато зависимость от tRTP на 13700к проверить легко. Сейчас уже третий конфиг себе успешно натестил, а исходя из старой ошибочной формулы ничего не выходит, потому что в 13700к видимо нет никакой "защиты от дурака" на трасе, и любой вбитый бред он считывает.
Если совсем низкий tRAS поставить, то он вообще не запустится. Попробуйте на своем железе вбить любой tRAS. На амд вообще можно любой не менее trcd+trtp вбить. На интеле минимум 28 был. На амд и старых интелах он просто проигнорит значение, контроллер его не будет использовать.

У меня в профиле есть 2 скриншота RTC из времен, когда TRAS искали методом "у кого меньше, тот круче". Я еще тогда не понимал, какого черта у меня в одном случае 23, а в другом 22. Ответ также дан в шапке и на тех скринах)
  xalexiv

Member
Статус: Не в сети
Регистрация: 27.04.2010
Откуда: Куба
Victor91rus писал(а):
Зато зависимость от tRTP на 13700к проверить легко.

Зависимость от tRTP чего непонятно, tRAS, стабильность?

Добавлено спустя 1 час 13 минут 36 секунд:
anta777 писал(а):
реально tRAS зависит только от tRCD, tRTP и
дополнительного времени (от 0 до х).

tRAS, кроме tRCD и tRTP, включает в себя ещё и tCL, значит tRAS должен быть примерно равен tCL+tRCD+tRTP, что и ставит мать в авто.
А "дополнительное время" точно не ноль.
Проверял tRAS=Auto при tCL=16, tRCD=16, tRTP=8 - мать поставила 43. При этом, если tRAS=34 ошибок нет, не факт что это значение оптимально во всех сценариях.
Timings
#77
  anta777

Куратор темы
Статус: Не в сети
Регистрация: 10.06.2011
не включает tRAS tCL, tCL вообще время появления данных на шине после команды Read, оно никак не связано со временем заряда матрицы

Добавлено спустя 31 минуту 55 секунд:
tRTP и tCL запускаются одновременно после команды Read

_________________
TableDRAM(simple+обычная) bit.ly/3rTIBLv bit.ly/32WnkTU
Tm5(ddr4/5) bit.ly/2Oe8R00 bit.ly/2H9jIZH bit.ly/2MUvl6n bit.ly/3wedj8U bit.ly/3STH2wx

  xalexiv

Member
Статус: Не в сети
Регистрация: 27.04.2010
Откуда: Куба
anta777 писал(а):
не включает tRAS tCL

На скрине под спойлером видно, что за время tRAS, tCL отрабатывает два раза. Вообще за время tRAS, в зависимости от сценария, может выполняться чтение/запись до 4 раз в разных столбцах строки, если tRAS не слишком мал - это под вопросом.
Полный цикл работы с банком состоит из tRAS (минимальное время от активации строки до команды на предзаряд) и tRP (предзаряд), вся полезная работа с данными выполняется за время tRAS.

зы: написал это для тех, кто пытается понять что для чего. Могу ошибаться в деталях, критику принимаю.
Грубо:
tRAS - полезное время работы со строкой в одном банке.
tFAW - примерно то же, но для работы со строками в разных банках (ограничивает время обращения "4 строки" с целью уменьшения нагрева памяти).


Последний раз редактировалось xalexiv 11.06.2023 1:56, всего редактировалось 2 раз(а).

  anta777

Куратор темы
Статус: Не в сети
Регистрация: 10.06.2011
нет, tRAS работает в одной активированной строке

_________________
TableDRAM(simple+обычная) bit.ly/3rTIBLv bit.ly/32WnkTU
Tm5(ddr4/5) bit.ly/2Oe8R00 bit.ly/2H9jIZH bit.ly/2MUvl6n bit.ly/3wedj8U bit.ly/3STH2wx

  xalexiv

Member
Статус: Не в сети
Регистрация: 27.04.2010
Откуда: Куба
anta777 писал(а):
tRAS работает в одной активированной строке

По логике да, но где-то у иностранцев читал что это не совсем так, поищу-уточню...
Там кажется что-то насчёт интерливинга и работы с группой банков...
---
Уточнил, ошибался, там имелось ввиду не 4 разных строки банка за время tRAS, а работа с четырьмя разными столбцами в строке.


Последний раз редактировалось xalexiv 12.06.2023 0:36, всего редактировалось 3 раз(а).

  St@s1987

Member
Статус: Не в сети
Регистрация: 01.02.2010
Фото: 12
xalexiv писал(а):
значит tRAS должен быть примерно равен tCL+tRCD+tRTP

Не нужно складывать вместе tCL+tRTP т. к. они идут параллельно имхо.
По поводу +4, +12, +28 слагаемых эта инфа видимо с этой статьи (откуда и скрин выше), там скрин для 16 байт и tBurst=4; мин. чтение с памяти 8 байт (64 бита), отсюда и взялись те слагаемые на сколько я понимаю.
xalexiv писал(а):
На скрине под спойлером видно, что за время tRAS, tCL отрабатывает два раза.

Ну это же не для случая мин. tRAS, еще и чтение после чтения где еще к tRAS прибавляется 2 такта (преамбула tRPRE на сколько я понимаю).
А вообще соглашусь с Agiliter
Agiliter писал(а):
Так что открыта она будет столько сколько нужно, но не меньше RAS.

поэтому смысла не вижу заморачиваться этим, если выставленное мин. значение работает, то пусть и работает)
  xalexiv

Member
Статус: Не в сети
Регистрация: 27.04.2010
Откуда: Куба
St@s1987 писал(а):
это же не для случая мин. tRAS

Речь как раз о минимальном значении, в него должны уместиться все команды для такого сценария.
St@s1987 писал(а):
А вообще соглашусь с Agiliter

Согласен, если "открыта она будет столько сколько нужно", то tRAS может по необходимости увеличиться...
Жаль нет нигде толкового описания, доступная информация противоречива.
  Victor91rus

Member
Статус: Не в сети
Регистрация: 04.06.2017
Фото: 6
xalexiv писал(а):
Зависимость от tRTP чего непонятно, tRAS

да, tRAS совершенно точно завязан только с tRTP. На амд это было видно косвенно, по минимально возможному для установки tRAS. А на 13700к, с учетом того, что он реально использует выставленное значение, это можно просто протестировать.
xalexiv писал(а):
На скрине под спойлером видно, что за время tRAS, tCL отрабатывает два раза.

там видно, что tCL отрабатывает задержку передачи сигнала с локального усилителя в ячейке на глобальный. То есть задержку до того, как глобальный усилитель наберет нужное напряжение. Пока он его набирает(или наоборот - обнуляет), параллельно набирается/обнуляется заряд в ячейках. С этого момента (сразу по окончании tRCD, то есть как только дана команда READ), события разделяются, то есть ячейкам пофиг какой там tCL и tBL, им нужно зарядиться до 100% VDD. А усилителю тоже пофиг, ему нужно дойти от 3/4 или 1/4 VDD, то есть 75 или 25%, до 100% или 0% VDD. Соответственно, появление данных на шине вообще не зависит от того, когда ячейка будет заряжена на 100%, также как заряд ячейки на 100% вообще не зависит от того, набрал ли глобальный усилитель нужный заряд, и тем более - был ли он считан дальше внешним интерфейсом. Пофиг. С момента окончания tRCD (правильнее сказать - с момента последней команды READ, если их несколько подряд, как на картинке) мы даем ячейке tRTP времени, чтобы набрать 100% заряд. Параллельно с этим, сразу после tRCD, что одновременно с READ, мы даем глобальному внешнему усилителю tCL времени, чтобы распознать заряд с локального усилителя в ячейке. Кто из них первый выполнит задачу - тот молодец, но друг с другом они не соревнуются.
Из-за этого мы можем сколько угодно увеличивать tCL, при этом не меняя tRAS. Все равно ,например ,если внешняя шина набирала заряд за tCL=9, а мы взяли и поставили 29, то заряд на внешней шине все также стабилизируется и будет готов к дальнейшему считыванию через 9, и ничего не поменяется, кроме того, что внешняя шина будет тупо простаивать лишние 20 тактов, удерживая свой сигнал. Строка за это время спокойно пречарджнется и закроется, локальный усилитель будет готов считать новую ячейку, и никакие данные не потеряются. А глобальный усилитель будет продолжать ждать свое время.

Хз, вроде понятно написал.
  xalexiv

Member
Статус: Не в сети
Регистрация: 27.04.2010
Откуда: Куба
Victor91rus писал(а):
Хз, вроде понятно написал.

Предельно понятно, любому специалисту знакомому с цифровой техникой и хорошими познаниями радиотехники всё сразу понятно. :D

Victor91rus писал(а):
да, tRAS совершенно точно завязан только с tRTP
Однозначно, я бы сказал tRTP влияет на tRAS, т.к. "tRTP - минимальное время между чтением данных и перезарядкой Precharge", а это "внутри" tRAS.
  Victor91rus

Member
Статус: Не в сети
Регистрация: 04.06.2017
Фото: 6
xalexiv писал(а):
"tRTP - минимальное время между чтением данных и перезарядкой Precharge"

нет, это у вас перевод через монгол-переводчик.
TRTP переводится как "задержка от подачи команды READ до команды PRECHARGE" Само чтение, происходящее после подачи команды READ, происходит на другом уровне, не в ячейке. В ячейке будет происходить PRECHARGE, то есть отсоединение полностью заряженного/разряженного основного конденсатора (того, что и является хранителем "1" или "0") от локального усилителя , снижение уровня заряда паразитной емкости до 1/2VDD и соответственно стабилизация 1/2VDD на локальном усилителе. В конце выполнения PRECHARGE, то есть после tRP, усилитель стабилизируется на 1/2VDD и будет готов к работе снова.
  xalexiv

Member
Статус: Не в сети
Регистрация: 27.04.2010
Откуда: Куба
Опять проблема в разночтении и недопонимании.
Victor91rus писал(а):
TRTP переводится как "задержка от подачи команды READ до команды PRECHARGE"
В чём отличие от "tRTP - минимальное время между чтением данных и перезарядкой Precharge" кроме слова "минимальное", как по мне это те же яйца.
Victor91rus писал(а):
Само чтение, происходящее после подачи команды READ, происходит на другом уровне, не в ячейке.
Как можно прочитать где-то "не в ячейке" то, что хранится в ячейке. При чтении/записи ячейка соединяется с шиной данных, по которой данные и поступают тудой/сюдой куда нужно (через усилитель "на другой уровень" - в кэш или сразу тому кто данные запросил), по окончании канал транзистора закрывается и разрывает связь ячейки с шиной данных для подключения другой ячейки к шине, и так до 4 раз за время tRAS.
tRP вообще не рассматриваем, это время Precharge, полезной работы в нём нет, и чем оно меньше, тем лучше.
Ради эксперимента отошёл от канонов, поставил tRAS=40, tFAW=38
#77
Очередной раз убедился что не всегда меньше лучше, и не всегда нужно строго следовать формулам. :D
  Victor91rus

Member
Статус: Не в сети
Регистрация: 04.06.2017
Фото: 6
xalexiv
xalexiv писал(а):
В чём отличие от "tRTP -

в том, что эта задержка не имеет отношения к самому чтению данных на DQ, она имеет отношение к командному интерфейсу, к команде READ и последующей команде PRECHARGE. К командам, а не к самому процессу их исполнения. Она так и называется: READ to PRECHARGE. Не "When the Data Has Been Read And Precharge Has Occurred"
xalexiv писал(а):
Как можно прочитать где-то "не в ячейке" то, что хранится в ячейке.
к моменту подачи команды READ, проходит tRCD времени. За это время то, что хранилось в ячейке, уже было однозначно интерпретировано локальным усилителем как "1" или "0".
Дальше процесс чтения не касается самого конденсатора, эта 1 или 0 уже формируются вне ячейки памяти.
xalexiv писал(а):
tRAS=40, tFAW=38

1)у вас 4 планки, на них чередование гораздо проще, поэтому потерь от tfaw и трас будет минимум. В каком-то промежутке ихне будет вообще. С 4 планками оба хоть до 60 поднять можно, а то и выше, и не заметить влияния на линейном доступе.
2) аида это хрень. Линейное чтение при правильном чередовании даже на xmp будет высоким. Попробуйте сравнить в линксе (без троттлинга!)
3)на 9900к платформе неправильный трас игнорируется. Поставьте 50 - ничего не поменяется. Верните 28 - ничего не поменяется. Контроллер сам применяет правильный tras по своему алгоритму. Я тоже сидел спокойно на 9700к, не зная ни реальный trtp, ни tcwl(я его и сейчас не знаю), ни тем более tras. Железка сама решала что применить.
  xalexiv

Member
Статус: Не в сети
Регистрация: 27.04.2010
Откуда: Куба
Victor91rus писал(а):
задержка не имеет отношения к самому чтению данных

Все тайминги это задержки. В любом случае запись/чтение в ячейку возможны только во время активности строки, а это время tRAS. В любое другое время доступа к ячейке нет.
Попробуем так, без перевода с монгольского)
#77#77#77#77#77#77

а то какой то евобл получается
#77

Victor91rus писал(а):
1)у вас 4 планки, на них чередование гораздо проще, поэтому потерь от tfaw и трас будет минимум. В каком-то промежутке ихне будет вообще. С 4 планками оба хоть до 60 поднять можно, а то и выше, и не заметить влияния на линейном доступе.
2) аида это хрень.
1) да, практика показала, что увеличение мало повлияло на скорость и задержку, а вот при минимальных значениях близких к рекомендуемым формулой они явно хуже.
2) однозначно, полная хрень, (поэтому на скрине присутствует не хрень mlc), но как грубый ориентир использовать можно.
  Victor91rus

Member
Статус: Не в сети
Регистрация: 04.06.2017
Фото: 6
xalexiv писал(а):
перевода с монгольского)

Это что, ддр0? Не знаю, там реально есть команда "закрыть строку"? Это либо реально работает совсем иначе и не подходит как аргумент для ддр4, либо просто полный бред.
xalexiv писал(а):
вот при минимальных значениях близких к

Тоже такое замечал. Скорее всего, после какого-то предела контроллер начинает использовать какие-то совсем другие задержки. Например, как по JEDEC.
xalexiv писал(а):
но как грубый ориентир использовать можно.

Не в этом случае. Вы протестили линейные скорости, которые у вас не просядут по причине 4 планок. Нужно что-то, что использует память не так линейно. Требовательная к памяти игра без упора в видюху, или линкс.

MLC не щупал, но судя по написанному, там просто среднее значение между линейными чтением, записью и копией
  Agiliter

Advanced member
Статус: Не в сети
Регистрация: 29.03.2017
Victor91rus писал(а):
там реально есть команда "закрыть строку"?

RP - тайминг отвечает за "закрытие". Команда называется PRE - Precharge.
JESD79-4B
Цитата:
4.22 ACTIVATE Command
The ACTIVATE command is used to open (or activate) a row in a particular bank for a subsequent access. The value on the BG0-
BG1 in X4/8 and BG0 in X16 select the bankgroup; BA0-BA1 inputs selects the bank within the bankgroup, and the address provided
on inputs A0-A17 selects the row. This row remains active (or open) for accesses until a precharge command is issued to that bank or
a precharge all command is issued. A bank must be precharged before opening a different row in the same bank.
4.23 Precharge Command
The PRECHARGE command is used to deactivate the open row in a particular bank or the open row in all banks. The bank(s) will be
available for a subsequent row activation a specified time (tRP) after the PRECHARGE command is issued, except in the case of
concurrent auto precharge, where a READ or WRITE command to a different bank is allowed as long as it does not interrupt the data
transfer in the current bank and does not violate any other timing parameters. Once a bank has been precharged, it is in the idle state
and must be activated prior to any READ or WRITE commands being issued to that bank. A PRECHARGE command is allowed if
there is no open row in that bank (idle state) or if the previously open row is already in the process of precharging. However, the
precharge period will be determined by the last PRECHARGE command issued to the bank.
If A10 is High when Read or Write command is issued, then auto-precharge function is engaged. This feature allows the precharge
operation to be partially or completely hidden during burst read cycles ( dependent upon CAS latency ) thus improving system
performance for random data access. The RAS lockout circuit internally delays the precharge operation until the array restore
operation has been completed ( tRAS satisfied ) so that the auto precharge command may be issued with any read. Auto-precharge
is also implemented during Write commands. The precharge operation engaged by the Auto precharge command will not begin until
the last data of the burst write sequence is properly stored in the memory array. The bank will be avaiable for a subsequent row
activation a specified time ( tRP ) after hidden PRECHARGE command ( AutoPrecharge ) is issued to that bank.

_________________
https://docs.google.com/spreadsheets/d/1QpzbIzmoE3ntu6XvpchHspxqA0o6FPxc63_diTelzXw

  Victor91rus

Member
Статус: Не в сети
Регистрация: 04.06.2017
Фото: 6
Agiliter писал(а):
RP - тайминг отвечает за "закрытие". Команда называется PRE - Precha

Абсолютно верно. А PRECHARGE после READ сам рандомно включился, или команда была отправлена соответственно специальному таймингу , например READ to PRECHARGE?)
  anta777

Куратор темы
Статус: Не в сети
Регистрация: 10.06.2011
Проверяются два условия и смотря какая команда была дана RD или RDA, WRI или WRA.

_________________
TableDRAM(simple+обычная) bit.ly/3rTIBLv bit.ly/32WnkTU
Tm5(ddr4/5) bit.ly/2Oe8R00 bit.ly/2H9jIZH bit.ly/2MUvl6n bit.ly/3wedj8U bit.ly/3STH2wx

  St@s1987

Member
Статус: Не в сети
Регистрация: 01.02.2010
Фото: 12
xalexiv писал(а):
В любом случае запись/чтение в ячейку возможны только во время активности строки, а это время tRAS.

Да, в ячейке, но это не значит, что данные не могут дальше передаваться по шине DQ в диапазоне команд PRE - ACT (если рассматривать единичное чтение).
Victor91rus писал(а):
там реально есть команда "закрыть строку"?

А что не так? ты же сам выше всё правильно написал. Строка отсоединилась от bitline и усилителей, далее за время tRP подготавливается доступ к другой строке и скидывается напряжение на паразитной емкости битовой линии до V/2.
  Victor91rus

Member
Статус: Не в сети
Регистрация: 04.06.2017
Фото: 6
St@s1987 писал(а):
А что не так?

Да просто написано, будто писал чайник, или для чайников. Пакет данных приписан к командному интерфейсу будто.
На скинутой xalexiv первой картинке (вырезка из даташита или JESD) все это лучше и правильнее показано, там шина данных DQ отдельно от командного интерфейса COMMAND , там не перепутаешь где какая задержка.
Показать сообщения за:  Поле сортировки  
Начать новую тему Новая тема / Ответить на тему Ответить  Сообщений: 43608 • Страница 2042 из 2181 • <  1 ... 2039  2040  2041  2042  2043  2044  2045 ... 2181  >
-

Список форумов » Тематические форумы » Оперативная память

Часовой пояс: UTC + 3 часа


Кто сейчас на конференции

Сейчас этот форум просматривают: cynepykcyc и гости: 16

Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Перейти:  
Создано на основе phpBB® Forum Software © phpBB Group
Русская поддержка phpBB | Kolobok smiles © Aiwan