Разработчик программы - Texes Instruments. Является великолепным стредством для знакомства с JTAG. Программа наглядно демонстрирует идею и принципы использования возможностей JTAG

на АМД (как некоторые говорят - эй-им-ди) такого нету

V. TEST AND DEBUG FEATURES

The design includes scan chains and various clock modes to provide debug support and allow the use of automatic test pattern generation (ATPG) tools. Areas of the design that do not use full scan include macrocells, I/O cells, PLL state elements, and JTAG related logic.

For debug, the chip also supports on-the-fly frequency variation, single-cycle step operation, and a stopped-clock mode. For PLL characterization, a scan chain, two high-speed pads, and one analog pad are used for extensive measurements of critical clock phase relationships and subblock operations. In addition, one scan chain is dedicated for programming self-timed pulses in the macrocells.

The macrocells are generally SRAM arrays, register files, or ROM's. A built-in self-test (BIST) 13N march C algorithm tests the SRAM arrays. A write-recovery test is implemented by the BIST hardware once the 13N algorithm completes. At low frequency, the SRAM bit cells are tested for data retention. To apply the ATPG scan patterns, the PLL is bypassed so that the internal processor clock can be directly controlled from the pins at the edge of the device. During scanning, the clock is held high, and scan data are shifted using two-phase nonoverlapping pulses on the scan clocks. The macrocells that are not fully scannable can also be tested with scanbased patterns. During scan operation, patterns are written at the I/O boundary of the nonscan macrocells. An intermediate signal then exercises the macrocell, allowing its contents to be observed and controlled. In this way, ATPG patterns can provide stuck-at fault coverage of the surrounding logic upstream and downstream to/from the macrocell.

Test modes were added to support debug, manufacturing test, and characterization of the PLL itself. The PLL can by bypassed from two possible clocking sources.

The first bypass clock source is the normal differential clock inputs.
The second bypass clock source is another differential clock pair that was added to support a high-speed external clock generated by the test equipment manufacturer.

The bypass mode is used primarily for applying the ATPG-produced scan patterns. The bypass clock is also used as the clock source during burn-in since the lower end operating limits of the PLL are greater than the desired speed of burn-in.

In addition to the bypass test mode, there are test modes to control the generation of the PLL clock. These include system clock modes and tester clock modes. The system clock modes provide the ability to perform system capture by stopping the internal clock at a specific internal clock cycle and capturing the state of the machine in the scan latches at a predetermined internal clock cycle. A JTAG programmable register is loaded to select the system PLL test mode as well as to select the internal cycle at which to stop or capture state. An external pin is asserted to trigger the test mode. The state of the machine can also be captured by simply stopping the clock and shifting out the state. The system capture mode was added over a concern of excessive changes in power-supply current occurring when stopping the PLL instantaneously. The system capture mode gracefully slows down the clock before stopping it. The complete state of the machine is not guaranteed using this mode, however, since writes may occur to the nonscan arrays after the state capture. The tester clock modes provide more flexibility than the system clock modes. In addition to stopping the clock at any internal clock cycle, there is a mode to provide clock stretching and a mode for generating a selected number of high-speed clock pulses from the PLL.

пока я собираю дампы разных процессоров, сравниваю, играюсь со своим мутантом (A64 3200+ @ X2 3800+, второе ядро разблочено и перепрошит)

более-менее понимают, что из себя представляет JTAG, зачем он нужен и основные принципы его работы.

у TiN_MGP один из этих вариантов.

Вот только про разлочку множителя в сторону повышения ничего не сказано

BSDL есть, но только максимум на K6:

Множитель - суть данные в определенном регистре. Который нельзя писать когда проц работает в нормальном режиме Вот и все.

У меня имеется на Opteron 940 ClawHammer и Opteron 940 San Diego

программируется по JTAG во встроенную в процессор флэш-память.

Такими вещами можно было бы с народом поделиться.

SMM

раз'емов два

уверенность базируется на данных, что AMD при изготовлении CPU сама же его тестирует и прошивает через JTAG.

Пример - мой мутантский проц ну и разлоченные венисы всякие.

[ага, ща! Для этого надо прочитать специальный порт]

Следует отметить, что в режиме SMM не предусмотрена работа с прерываниями и особыми случаями: прерывания по IRQ и SMI# замаскированы, пошаговые ловушки и точки останова отключены, обработка прерывания по NMI откладывается до выхода из режима SMM. Если необходимо обеспечить работу с прерываниями или особыми случаями, то надо инициализировать IDT и разрешить прерывания, выставив флаг IF в регистре EFLAGS. Прерывания по NMI будут разблокированы автоматически после первой же команды IRET.

[добавлю - кажется сваливается страничная организация. Это банальный flat DOS mode]

Эти особенности режима системного управления позволяют использовать его для реализации системы управления энергосбережением компьютера или функций безопасности и контроля доступа.

где скриншоты, доказательства, методика?

у процов S370 есть RSVD ноги, причем есть одна явственно видная группа из 6 ног. Две точно VCC и VSS.

Она есть у Джунгла но он не делится.

(атлон. частоту не помню. вроде 900 или 1000), после прогрева ожил и стал МП.... что-то у него замкнуло внутри.