Вопрос в том, какой прирост это даст. Ради 5% огород городить смысла нет никакого. Минимальный
результат, с моей точки зрения, должен быть 10%, в абсолютных цифрах -430FSB.

Думаю да - раздельно на всех платах. Во всяком случае такова рекомендация intel по разводке.
Я же давал ссылку, там есть PDF на СPU, в нем всё есть, включая номиналы резисторов в делителе.
Добавлено спустя 5 минут, 44 секунды

430 - это очень мало. Это может практически любая P5B Deluxe без модов.
В процентах не знаю сколько будет, но по непроверенным данным, правильная регулировка дает 40-50Мгц прироста по FSB... Я думаю что при благоприятном стечении обстоятельств на P5B Deluxe возможен результат за 500Мгц, а скажем на референсной 680i в районе 400 или чуть больше.

Меня как раз интересует плата Tyan i5000XT
Сейчас есть предел в районе 390FSB, маленький множитель -7 -ограничивает
разгон.
Если удастся добится 430+, то возможно стоило-бы этим занятся.

Сегодня случайно узнал, что например на ASUS P5W DH всего две "реальные" линии Vgtl, т.е. линии 0/1 и 2/3 объеденены, как следствие - плохой разгон C2Q.
Надо мерить непосредственно Tyan i5000XT и только тогда можно будет что-то сказать. Произволители матплат могут отступать от рекомендаций intel.

PS.
Сегодня вечером возможно протестирую свою P5B Deluxe с Vgtl модом всех четырех линий.

Наконец то результат достигнут
Регулировка достаточно сложная, приходится регулировать 5 напряжений.
Без плавной регулировки Vtt очень тяжело подобрать оптимальные настройки, т.е. Vtt мод, сделанный мной ранее, в этом случае мне очень пригодился. Главное найти оптимальное соотношение напряжения каждой GTL к Vtt, причем это отношение нужно изменять с ростом разгона. Всё напряжения должны находится на тех уровнях, на которых требуется для данного экземпляра процессора, т.е. и мало - плохо и много - не хорошо Кстати речь идет о регулировке сотых вольта во всех пяти случаях, т.е. стоит запастись терпением и хорошим мультиметром.

И так - максимальная FSB на данный момент с множителем х8 = 475Мгц

#77

С моей "фреонкой" и родным множителем х9 = 470Мгц

#77

Думаю что это далеко до всех возможностей этого процессора, но на данный момент пока так.
Устал и хочу отдохнуть

PS
Общий план системы:

#77

PS2
Ранее этот процессор не мог устойчиво работать на этой матплате на FSB=420Мгц

Big_Sam Как подпаял подстроечники (точки)?

Из манула к Xeon 5300-series:

Most Quad-Core Intel® Xeon® Processor 5300 Series FSB signals use Assisted
Gunning Transceiver Logic (AGTL+) signaling technology... AGTL+ output buffers differ from GTL+ buffers with
the addition of an active PMOS pull-up transistor to “assist” the pull-up resistors during
the first clock of a low-to-high voltage transition. Platforms implement a termination
voltage level for AGTL+ signals defined as VTT. Because platforms implement separate
power planes for each processor (and chipset), separate VCC and VTT supplies are
necessary....
The AGTL+ inputs require reference voltages (GTLREF_DATA_MID, GTLREF_DATA_END,
GTLREF_ADD_MID and GTLREF_ADD_END) which are used by the receivers to
determine if a signal is a logical 0 or a logical 1. GTLREF_DATA_MID and
GTLREF_DATA_END are used for the 4X front side bus signaling group and
GTLREF_ADD_MID and GTLREF_ADD_END are used for the 2X and common clock front
side bus signaling groups. GTLREF_DATA_MID, GTLREF_DATA_END,
GTLREF_ADD_MID, and GTLREF_ADD_END must be generated on the baseboard (See
Table 2-18 for GTLREF_DATA_MID, GTLREF_DATA_END, GTLREF_ADD_MID and
GTLREF_ADD_END specifications). Refer to the applicable platform design guidelines
for details. Termination resistors (RTT) for AGTL+ signals are provided on the processor
silicon and are terminated to VTT.
Добавлено спустя 14 минут, 8 секунд
Судя по всему, 4 линии V(A)GTL предназначены для всего package в целом,
но влияют на разную "распознающую" логику, для сигналов передающихся по разным линиям.
Поэтому, действительно нужна регулировка по каждой паре VAGTL, чтобы улучшить распознавание
сигнала (т.е., отличать 0 от 1 ).

P.S.
Кстати, повеселитесь, посмотрев на этот список to do чтобы дальше разогнать эту машину (еще процентов на 20%)
1. Прописать новые тайминги в SPD или модифицировать BIOS, так как настройки таймингов нет.
2. Изобрести вольтмод для памяти.
3. Изобрести вольтмод всех VAGTL.
4. Сделать вольтмод процессорам.
5. Разработать водяное охлаждение для памяти (FB-DIMM греется просто зверски)

И все это ради 20%. Судя по всему, игра просто не стоит свеч. Проще во второй половине года собрать
новую машину, которая без усилий обойдет все что я смогу сейчас намодить.
Добавлено спустя 1 час, 34 секунды
Еще cоображения: с ростом частоты разница между логическим нулем и единицей уменьшается,
сигнал размывается.
Поэтому, возможно, следовало-бы уменьшать напряжения с END на конце и увеличивать с MID на конце.
Или в любом случае так изменять напряжения, чтобы разница END - MID уменьшалась.
Добавлено спустя 2 минуты, 1 секунду
Если-же сигналы END и MID привязаны к друг-другу, как возможно сделано на некоторых материнках,
то их синхронное изменение может и не дать результата.

Не понял вопроса...
Взял паяльник и припаял провода в нужные места

Немного новых разультатов:
http://valid.x86-secret.com/show_oc.php?id=161018

#77

Дальше двигаться по FSB вверх для меня не имеет смысла, моё охлаждение не тянет четыре ядра выше 4300Мгц Но я считаю что этого более чем достаточно пока. Я доволен

Big_Sam - молодец!
Видимо, имелся в виду вопрос " к каким точкам паялись резисторы?".

#77

И так четыре раза
Во всяком случае я сделал именно так.

Big_Sam, еслиб ты не поленился впаять резистор в, скажем, 330Om в средний вывод переменника, то вероятность сжигания уменьшилась в разы.
Схема должна быть такая, чтоб при установке переменника от 0 до 100% аппаратура не вышла в ненормальный режим.
IMHO

Big_Sam Вы регилилировали каждый из четырёх GTL отдельно друг от друга верно ?
Если не секрет как вы понимали, что надо изменять тот который нужен ?
И на чём отражается повышенное напряжение.
Заранее блогадарен.

Да.

Я не знаю как это сказать, скорее это интуиция, кто спаяет и будет регулировать - поймет меня.

Вопроса не понял. На чем отражается не знаю, может на сокращении срока службы процессора.
Следствие повышения - возможность повышать частоту FSB больше того предела, который был ранее.

Еще раз хочу заметить, что 4 линии VGTL -не для разных ядер (это абсурдно),
а для разных шин -по две на шину данных и шину адреса.
Добавлено спустя 3 минуты, 36 секунд
Эти напряжения - референсные напряжения для логики, отделяющей логический 0 от 1
на соответствующих шинах. Токи там должны быть поэтому маленькими и, теоретически,
этот мод не должен существенно сказыватся на сроке службы.
Добавлено спустя 4 минуты, 11 секунд
Отсюд также понятно, почему простое повышение (понижение) этих напряжений
не имеет смысла. Они должны соответствовать реальным напряжениям на линиях
данных и адреса, так чтобы можно было уверенно отличать 0 от 1 и не происходило
искажение данных. При повышении частоты именно это и происходит -размытие сигнала,
изменение уровней 0 и 1 и разницы между ними.

У четырехядерного C2Q как бы два "процессора" C2D в одном корпусе, две линии на один кристалл с двумя ядрами, две на другой.
У процессоров с одим ядром в одном кристалле и у процессоров с двумя ядрами в одном кристалле одна пара GTLREF линий - 0/1, контакты Н1 и Н2.

Действительно, но причина здесь, судя по всему, в другом.
Из мануала к dual-core Woodcrest:

The AGTL+ inputs require reference voltages (GTLREF_DATA and GTLREF_ADD) which
are used by the receivers to determine if a signal is a logical 0 or a logical 1.
GTLREF_DATA is used for the 4X front side bus signaling group and GTLREF_ADD is
used for the 2X and common clock front side bus signaling groups.


Теперь 4-ядерный Clovertown:


The AGTL+ inputs require reference voltages (GTLREF_DATA_MID, GTLREF_DATA_END,
GTLREF_ADD_MID and GTLREF_ADD_END) which are used by the receivers to
determine if a signal is a logical 0 or a logical 1. GTLREF_DATA_MID and
GTLREF_DATA_END are used for the 4X front side bus signaling group and
GTLREF_ADD_MID and GTLREF_ADD_END are used for the 2X and common clock front side bus signaling groups

Видно что каждый уровень Data и ADD разделился на два - MID и END. Детально в мануале это не описано, так что дальше идут только догадки.
Логично предположить что MID =Middle и END=End
Я думаю, суть в следующем - все что ниже MID считается нулем, выше END -единицей.
Теперь если вспомнить, что 4-ядерники имеют ревизию B3 а двухядерники -B2,
то можно предположить что одним из изменений было именно введение дополнительной логики и дополнительного напряжения для улучшения частотного потенциала FSB. Ведь два ядра - это двойная нагрузка на шину, соответственно большее искажение сигнала.

Вы этот материал видели ? http://www.thetechrepository.com/showthread.php?t=87

Возможно.
Тут я только могу рассазать про свои практические наблюдения.
C2D я видел степингов В0, В1 и В2.
C2Q я видел степингов В1 и В3.
У C2D степингов В0 и В1 и у C2Q степинга В1 и ранних экземпляров степинга В3 проблема FSBWall не была так явно выражена, либо совсем отсутствовала.
Я знаю результаты Q6600 степинга В3 самых первых выпусков далеко за 500Мгц без всяких модов: http://star.ap.teacup.com/dakara/28.html#readmore
Я не знаю кто и зачем... и какие, вносил изменения в процессор, но они явно отразились не в лучшую сторону.

Выдержки из даташитов а затем вывод о том что эти напряжения - для каждого процессора отдельно. В самих даташитах этой информации нет, так что я бы поставил это под сомнение.
Добавлено спустя 32 минуты, 25 секунд
Big_Sam
Можете привести конкретный пример -набор из 5 напряжений которые вы получили?
Очень интересно.