Ждём Ваших отзывов о материале.
Соблюдение Правил конференции строго обязательно!
Флуд, флейм и оффтоп преследуются по всей строгости закона!

Что-то не верится мне в достоверность этой информации. Уж очень похоже на домыслы которыми пытаются обьяснить то чего понять не могут.(вся статья того американского товарища основана на том что он видел в Sandra, но вполне возможно что это баг, ибо там где он берёт цифры написано "front side bus", а не так как он хочет "North Bridge Core Clock" и он же сам утверждает что это разные вещи так что невяжется всё это)

Бред какой-то написан...

может и не бред, но вряд ли сейчас кому нибудь понадобится снижать множитель на конро

вы хотя бы почитайте оринигал статьи на bleedinedge и на xs.
и поймите что это не бред! Уже много людей это проделало и это уже факт

500х7=3500 при делителе 1:1 и таймнингах 4-4-4-12
438=8=3500 при таких же услових
И я более чем уверен что вариант 500х7 будет быстрее. Читай xs.

Параноидальный бред ИМХО! хоть бы скрины на них дали, где есть случаи, подтверждающие эту гипотизу. Например 6300 и 6600 на одной мамке и с разными делителями.

А я давно говорил, что у чипсета тоже есть частота и забывать о ней при разгоне не стоит. Только похоже в эту очевидную вещь как не верили так и не верят

очень маловероятно. надо статью с исследованиями на эту тему, а так, голословно практически - слишком непохоже на правду

не бред, мне для запуска 6600 из биоса - нужно ставить напругу (не на север а на сам проц) с которой он работает при своем максимальном множителе, а в винде этого не требуеца... вот ... так,ч то скорее не мост а проц!

Ух биосы-то кривые..

Хотя так, как объяснено в новости-нереально.. раскопали еще какой-то глюк, либо как говорит nominal , либо чипсет какие-то тайминги неправильно ставит..

nominal чтото как-то путано всё это... попонятней бы кто объяснил и результаты в табличку для доходчивости...

nominal для прохождения POST нужна полная стабильность, возможно по этому из под Win не требуется повышать напряжение. Зависимость от множителя конечно присутсвует, я бы сказал, что существуют какие-то особенности в реализации контроллера памяти, но называть это частотой северного моста, еще и в заголовке новости на оверклокерс, а не где-нибудь еще, я бы не рискнул

Я вообще не понимаю зачем множитель снижать, разве большая пропускная способность памяти даёт больший потенциал, чем процессор работающий на больших частотах ?

Cirpitch Да, всё сейчас упирается в память в реальных задачах, а не в PI. К тому же, учитывая что FSB у кор просто не тянет быструю память (см. http://www.overclockers.ru/lab/23246.shtml), повышение шины позволяет хоть чуть-чуть использовать потенциал памяти...

На самом деле даже без этой формулы всё выглядит более чем логично: хочешь хорошо разогнать шину - бери процессор с минимальным множителем

А как в таком случае работает SpeedStep? Он же снижает множитель довольно существенно.

А че париться, а? Пусть оверы с конурой возьмут и потестят свои процы, а потом статью забубенят: так это или нет

А если вот так:

а. Разгоняем шину до стабильного максимума при штатном множителе, проверяем - все ок? Тогда
б. Снижаем множитель на 2 - при той же шине,
проверяем - если ок - тогда или глюк сандры или выходки инженеров асуса,
не стартовала плата - все значит верно, хотя надо все-таки на не-асусе повторить.

Владельцы конроев, не сочтите за труд, сделайте )

KelWin Так об этом и говорят в статье, что при понижении множителя шина хуже разгоняется

В том-то и дело что только говорят, почему бы не проверить?
Притом на разных платах, потому что ничего удивительного не будет в наличии такой фишки только у асуса
(вспомним PAT на 865ом).
Второй день ищу хоть что нибудь по этому поводу - и никаких упоминаний о разной тактовке шины и моста не нашел пока, даже отписал в т.п. Интела с просьбой прокоментировать статью, пока молчат
Добавлено спустя 39 минут, 51 секунду
Выдержка из документа http://download.intel.com/design/chipse ... 015801.pdf

"The Differential FSB clock of 200/266 MHz (HCLKP/HCLKN) supports transfer rates of 800/1066 MT/s.
The Host PLL generates 2X, 4X, and 8X versions of the host clock for internal optimizations. The MCH core clock is synchronized to the host clock."

Так что похоже вопросы к асусу
Добавлено спустя 7 минут, 24 секунды
http://download.intel.com/design/chipse ... 305302.pdf - это Р965