ты за себя отвечай

Нет необходимости проверять порты. Но появляется необходимость расставлять МОПы в линии.

Мы вроде бы говорим про SSE4, который исполняется на FP pipeline который реализован как и интеловский - единый шедулер со специализированными портами. Причём здесь целочисленный конвейер?

Буфер планировщика для операций плавающей арифметики устроен совершенно иначе. Он организован в виде отдельной очереди, состоящей из 12 элементов (строк). Каждая строка состоит из трёх позиций — по одной на каждую позицию МОПа в группе. Если вновь поступившая группа МОПов содержит хотя бы одну операцию с плавающей точкой, то для неё отводится новая строка в буфере. РОПы (микрооперации) плавающей арифметики помещаются в позиции строки, соответствующие позициям исходного МОПа в группе (остальные позиции остаются незанятыми). В отличие от очереди ALU/AGU, эти позиции не связаны с конкретными функциональными устройствами. Функциональных устройств FPU тоже три, но они разделяются по типам — FADD для операций сложения, FMUL для операций умножения, и FMISC — для пересылок и прочих вспомогательных операций.

Когда все «непустые» РОПы из строки отправляются на исполнение, эта строка удаляется и очередь укорачивается, освобождая место для новой группы РОПов. Тем самым очередь планировщика FPU по своей организации напоминает игру «Тетрис» - только в ней удаление целой строки происходит при её опустошении (а не при заполнении, как в «Тетрисе»).

К каждому из трёх первых портов подсоединены устройства, выполняющие операции целочисленной арифметики и логики, а также некоторые операции MMX и SSE. Самые простые операции могут исполняться в устройствах на всех трёх портах, а операции сдвига и операции целочисленного сложения MMX и SSE — на двух портах. К указанным портам подсоединены также специфические функциональные устройства. На одном из портов находится устройство для выполнения операций перехода (включая объединённые операции сравнения и условного перехода), а также так называемое устройство пересылок для арифметики с плавающей точкой, на другом — устройство сложения с плавающей точкой, и на третьем — устройство умножения и деления с плавающей точкой. Некоторые менее частые арифметические и логические операции также исполняются в специализированных функциональных устройствах на соответствующих портах.

Увеличение числа универсальных устройств с двух до трёх (вместе с увеличением количества портов запуска) позволяет значительно повысить производительность процессора на целочисленных и логических операциях. В сочетании с выносом устройства для выполнения переходов на отдельный порт это позволяет выполнять операции SSE в полном темпе, по две упакованные арифметические операции за такт. При отсутствии дополнительного порта и устройств ALU функциональные устройства SSE простаивали бы в моменты запуска вспомогательных операций и операций перехода, и не достигался бы полный темп.

Ну и что дальше? Вы только подтвердили моё утверждение.

Когда все «непустые» РОПы из строки отправляются на исполнение, эта строка удаляется и очередь укорачивается, освобождая место для новой группы РОПов. Тем самым очередь планировщика FPU по своей организации напоминает игру «Тетрис» - только в ней удаление целой строки происходит при её опустошении (а не при заполнении, как в «Тетрисе»).

в очередной ревизии и прикрутят, и вообще сколько этих приложений?

Не прикрутят, имхо, ранее 45 нм. процессоров. Необходима серьёзная переделка ФПУ.

FPU переделывать вообще не нужно: задача декодера представить ему работу в понятном для него виде.

Кстати, вы так и не привели доводов за появление SSE4 уже в ближайших ревизиях.

Часть инструкций SSE4 можно реализовать микрокодом, но тогда не стоит ожидать 50% прироста в DivX

Переделывать - да. С нуля - нет. (С нуля процы уже давно никто не переделывает).

а где вы там обнаружили специализированные порты? (К8)

а то что очередь передвигается по строкам – это не есть идеология AMD?

если просто ввести поддержку – тогда может и раньше, в чем противоречие?

где доводы о степени серьезности переделки FPU? может я пропустил их?

уже 50%, вроде недавно еще 40% было?

ну с этим еще можно согласиться;

По поводу "задержки" с внедрением SSE3 и досих пор не реализованных SSSE3 тоже хотелось бы услушать ваших доводов.

Ну давайте подсчитаем:
1. Декодер нужно переделать - должен опозновать новые команды и генерировать соответствующие микроинструкции.

2. Шедулер нужно переделать - должен уметь опозновать новые микроинструкции и направлять на соответсвующие порты.

3. Некоторые порты и исполнительные юниты нужно переделать - должны уметь принимать и исполнять новые микроинструкции.

4. В случае с инструкцией MOVNTDQA необходимо ещё серьёзно переделать MMU.
5 ... и т.д. и т.п.

Так дело ведь не только в процентах усложнения логики. Даже 10% - это уже серьёзное изменение. Написание модели на Verilog это только часть работы (имхо, самая маленькая часть) - после этого надо ещё рассчитать схему и переделать физразводку в соответствии с запланированными таймингами. После этого проц. должен пройти полный цикл тестинга и дебагинга. Помнится, АМД SSE3 почти год добавляла - а там всего 8 инструкций.

Ну пусть будет 40% (44% по утверждению divx.com) - разве это принципиальная разница? Какое это имеет отношение к теме?

Моё изначальное предположение было о появлении SSE4 в 45 нм. процессорах АМД - как раз года полтора после первых Phenom и Penryn. И я аргументировал, почему я так думаю. Так с чем именно вы не согласны?