Красивая заставочка на рабочий стол для топ пацана с топ картой

Если замкнуть 980 то тоже будете говорить что у нее мошная питалова?

к этим картинкам нужны данные по частотам и напряжениям. думаю зелёные, тупо, тротлят под бубликом.

Стабильность такую же как обычно завезли? Фанатскую?
EVGA начала обмен видеокарт GeForce GTX 980 FTW, имеющих проблемы со стабильностью

Как будто у АМД не бывает проблем со стабильностью

http://www.overclockers.ua/news/hardwar ... 18/116224/
Radeon R9 Nano: сроки выхода и частота GPU

Интересно, будут ли версии с альтернативным охладом?

100% будет версия от ASUS с DirectCU Mini и от Сапфира с охладом, как на R9 285 ITX.

http://www.overclockers.ru/images/lab/2 ... 11_big.png
Память с гпу соединятся через слой FS RDL, а в самом начале
http://www.overclockers.ru/images/lab/2 ... 4/3/02.png
дырки делали для того чтобы сделать дырки еще и с другой стороны чтобы сделать коннекты через которые вся эта связка припаивается на текстолит видеокарты?

Чего именно там 22 слоя? Нижний слой довольно прост должен быть - питание да pci-e.
Верхний сложнее питалово, pci-e, гпу, HBM. Но на картинках в сумме нет 22 слоя.
Или это вообще вся эта связка включая слои самой HBM? Но поскольку память стакают отдельно то все не так уж страшно.

Добавлено спустя 12 минут 18 секунд:
Таки я не понял, а зачем они вообще извращались запихивая все это добро на одну подложку? Пусть бы HBM торчала как GDDR на плате и все дела. Извращуги.

Добавлено спустя 9 минут 58 секунд:
Таки пасикрету скажу что учитывая тот факт что HBM 1 чип-слойка = 1 гб она бы тоже заняла меньше места чем 8-12-16-24 чипа GDDR, но при этом чипов HBM можно было бы поставить не 4, а 8 и получить таки 8 гб.
Таки пасикрету так же скажу что даже ультрахолодная HBM все равно два десятка ватт дает тепла, и не делая такое говно общее на подложке можно было бы обойтись без водянки вообще, ведь чип фиджи таки холоднее гаваев. Таки да.

А с 8 гб на подложке будут все 40 ватт, таки да, тогда бы и с водянкой был бы знатный кипятильник. Слава 1гб 8ггц чипам GDDR5 с пониженным энергопотреблением.

Таки зачем они извращались с "слой-адаптер, совмещающий входы/выходы памяти с JEDEC стандартом" и почему не сделали этот адаптер сразу на Logic чипе HBM или почему вообще не сделали сразу по стандарту JEDEC - не ясно.

Добавлено спустя 5 минут 56 секунд:
Таки подвожу итоги вышесказанного - АМД опять наделала очередной HSA-MANTLE-GCN-ETC сюрприз, который требует не только шлифовки, но бездонную поллитру.

Ну инженеры говорили, что даже 512 бит шину памяти развести на плате это секас еще тот и очень затратно по деньгам = неразумно. 384-бит еще терпимо.
Шина памяти у HBM 4096 бит. Соображаешь?

Genrix Не подумал про это, но интел это может решить за счет оптических шин между памятью и ускорителем.

Yalg оптика стоит как крыло самолета (те целый комплекс "чип - оптический интерфейс - оптический интерфейс - чип") при этом он не решает проблемы разводки сверх широких шин. как пример xeon phi опять же - чип с подложкой на которой память.

mag_ai А подложка которая все равно имеет подобный комплекс, только без оптики, стоит дешевле крыла самолета? А сам контроллер 4096 бит на гпу?
Насколько я понимаю 4096 бит шина = 4096 вывода на гпу. С учетом остальных потребностей гпу тот же реболл все равно принципиально невозможен в нормальных условиях, сплошная магия.

Тем более что объем памяти без решения этого вопроса всегда будет ограниченным, что прямо противоречит самой концепции Stacked Memory. Как я понимаю именно шина ограничивает количество чипов в стаке(2х128 на чип, 4 чипа = 1024 бита на стак HBM, 4 стака по 1024 бита = заявленные 4096 бит в сумме) и нет разницы что ставить - 4 стака по 2 гб или 8 стаков по 1 гб. Хрен редьки не слаще, в обоих случаях будет 8192 бит шина, только охлаждать проще 8 стаков по 1 гб, ровно до того момента пока не поменяют техпроцесс на более тонкий и либо стаки станут холоднее либо чипы станут вдвое более емкими что и позволит сохранить ту же шину в 4096 бит и не сойти с ума от 6144-8192-12288-16384 битного контроллера но поднять псп можно только поднятием частоты.

Оптика же все равно будет развиваться, а сложные чипы однозначно перейдут на кремниево-оптический техпроцесс. Позже - на оптический с кремниевой памятью и добавками.

Либо сложность технологии подложка-на-подложке оверхайпнута и на самом деле куда проще чем это пытаются выставить(https://upload.wikimedia.org/wikipedia/ ... Power5.jpg POWER5 4 core + 4 L3, 2004y), либо АМД опять "родила" очередной "модуль" или "hsa" или "mantle".
Ведь как я много раз говорил - GM200 прекрасно обошелся без всего этого цирка и всего с 384 шиной GDDR5, а не 512 как у гаваев.

В общем, вот:

Так что можно сделать не чип - интерфейс - интерфейс -чип. А чип-чип с оптическим волокном. Поэтому я и говорю "родила", это не решает проблемы суперширокого контроллера но решает проблему разводки и убирает ненужную подложку.

копейки - ибо их делают на 65нм+ и там нет транзисторов несколько слоев кремния и металл соединения... ошибок как в производстве гпу / цпу там нет.

4к бит это не совсем 4к вывода это 4к бит информации которые можно передать по шине к выводам (механическому интерфейсу) памяти - гпу имеет мало общего.


... нет как и на титан х можно повесить 2 чипа на один канал (те вместо одного на канал как у 980ти).


конечно будет но ближайшие 3 года точно не станет массовым продуктом.


вы не понимаете разницу и принципов работы кп. для гдрама это "чип запросил данные и по узкой шине но с превосходящей частотой чипа данные летят к чипу" для памяти с широкой шиной "гпу запросил - данные уже тут" те по широкой дороге легче пропустить 10 машин нежели по узкой те же самые машины. отсюда и проблема часть запросов гпу - константа а часть может изменится те "уже не нужны эти данные срочно нужны вон те" и очередь ломается и гипотетическую псп гддрама тяжелей получить чем у хбм.

проблема гпу в том что они изначально работают с большими кусками памяти за раз и выборка из памяти может резко меняться (резкие изменение сцены как пример) и тут хбм имеет намного больше плюсов чем гддрам.


в вашей картине вы перенесли интерфейс в приделы чипа - те вы не упростили архитектуру а просто увеличили цену конкретного чипа. на данный момент полноценные оптическим интерфейсом с возможностью реализации прямо в чипе обладает наверное только интел и то за свой оптический интерфейс дерет денег как за крыло самолета ХД

Ничего не понял.

Видимо все же нельзя, иначе бы сделали 8 столбиков памяти и было бы 8 гб.

Физически каждый слой памяти HBM это тот же DDR3\4 L, скорее всего, и ничем кроме собственно контроллера этого всего - не отличаются(2х128 бит на слой). Задержки то снизились, но не в разы чтобы "уже тут".

Который и сейчас есть в чипе - это базовый слой HBM.

И IBM. Но AMD упорото продолжает делать велосипеды которые отрывают ездокам яйца.

Yalg 1бит != 1 вывод от чипа к памяти.


внутренностная компоновка и так предполагает 8 "слоев" во второй версии, но в данном конкретном случаи я говорю о кп и его взаимодействии с памятью... то что в первых версиях будет 4 модуля - так это первые массовые образцы в реальности на шину можно посадить хоть 4 модуля, но вопрос в том что псп не вырастет а в месте с ней не вырастет и возможность гпу обрабатывать весь массив данных. те можно сделать и 24гб медленной памяти только от это титан не станет работать быстрей - потому что у него просто не хватает "мощи" обработать уже свои 12гб и поэтому в некоторых тестах он даже отстает от 980ти.


нет. там совершенно другая сигнальная система другие патенты и тд это совершенно новый стандарт памяти и ничего общего с ддрамом у него нет (если только в области каких то патентов).


в хбм этот интерфейс электрический.

... у айбиэм много чего есть но мало что из этого видет свет дальше стен лабораторий ibm - а интеловский уже какой год продается и более менее успешно.

Я про 8 столбиков HMB по 1гб каждый, а не про HBM2 с 8 слоями каждая.

Добавлено спустя 3 минуты 22 секунды:

Тогда какие у них появились проблемы с разводкой? Или их все равно кратно больше чем гддр? Но ведь тогда все равно контроллер памяти на гпу должен быть больше и сложнее?

Это все еще DRAM как и ддр\гддр. Разница только в контроллерах банков памяти.

Добавлено спустя 23 секунды:

Ну дык я про то и говорю, что АМД делает не то что нужно.

поясните точней что вы имеете ввиду? я просто не догоняю...

больше чем гддр однозначно.


в идеале нет - что и доказала практика (у фиджи контроллер меньше чем под гддрам).


ну память и состоит из сигнальных схем + ячеек памяти + устройств доступа к ним. тогда по сути вся память ничем не отличается от другой но это ведь не так?


наоборот она делает все правильно такой переход если честно нужен был 2 года назад но случился только сейчас. хвала им что они рискнули и толкнули индустрию вперед - потому что ддр уже изжила себя. я еще раз подчеркну что это переход сравним с "сингловый поток - мультипоток" в цпу и для памяти (причем не только гддрам) уже давно назрел переход на ддр3 дал меньше чем переход с ддр2 а переход на ддр4 даст еще меньше чем ддр3.

http://www.hardwareslave.com/reviews/ha ... -review/3/
Сапфир Фьюри тише не только Фьюри Х, но даже тише нерефов 390Х и 980 Ти (Сапфир в нагрузке ТИШЕ нерефов 390Х и 980 Ти в простое)

На подложке 4 HBH модуля по 4 слоя памяти = 4 гб. Я про 8 модулей по 4 слоя = 8гб видео памяти.

Еще есть SRAM которую юзают для кешей на цпу-гпу, но она существенно отличается от DRAM так как состоит из 6 элементов. И энергонезависимая память типа флеша.
Но внутри HBM именно DRAM в виде ддр с двумя 64 бит контроллерами, может и не стандартными, но разницы с обычной ддр там немного. Вся магия только в сквозных дырках и контроллере на базовом слое стака, видимо именно он и позволяет сделать контроллер на ГПУ небольшим. Надо почитать статью про HBM на iXBT.

Если она себя изжила, то почему у нас на всех процессорах только двухканальные контроллеры памяти, а не 3-4? Это автоматически повышает псп.

S2011? S1366? Xeon/Opteron?

Проблема в том, что разводить трёхканал и выше - дорого.

devl547 У 2011 только 2 канала вроде? Остается 1366 и все.