Enot


Но нужно ли?



Значит так: "работать" априори предполагает выполнение полезной работы, полезная работа для памяти - выдача и получение данных. Делать это одновременно они не могут, а всё остальное - это перекры, перерывы на обед и другое броуновское движение, не относящееся непосредственно к работе.



Посмотри, во сколько это написано
И что именно неправильно, описание tRAS? А если хорошенько подумать и ещё раз проштудировать мануалы?



Тааак, совсем недавно ты говорил, что строка памяти и строка кэш это разные вещи, друг с другом никак не связанные. А теперь сам взял и смешал их в кучу. Процессор получит свою строку любым способом: одним ли бёрстом, двумя или всеми четырьмя, в зависимости от длины бёрста. Для памяти это сугубо плоскопараллельно. К слову, длина строки для P4 - 128 байт



Ты не прав несколько раз. Во-первых, как я уже говорил, длина бёрста у DDR часто те же 4 посылки, т.е. 2 такта. Во вторых, конвейризация в SDRAM не такая крутая, чтобы всё делать независимо и одновременно. Поэтому в среднее время операции почти всегда входит и время завершающих действий. Если это не очевидно, позже опишу протокол.

Raul


Зато тактируется всё остальное.



Именно так. Затормозили саму память и удвоили её количество, оставив внешнюю логику на прежней частоте.

GReY
Где? Неправда.

Главное - процессор не читает из памяти по байту. Он читает сразу данные в размер строки кэша. Соответственно, если размер строки кэша 64 байта, это как минимум 8 (размер пакета) х 8 байт (ширина шины данных памяти) = 64 байта. Если у Интела размер 128 байт, то будет две пересылки данных по 8 (в случае одноканального чипсета).
Размер пакета меньше 8 возможен, но в современных компьютерах не использхуется или используется редко.


"необходима регенерация буферов страницы" - "регенерируются" ячейки памяти.
"время чтения по СЛУЧАЙНОМУ CAS#" - хоть случайному, хоть последовательному - разницы нет.
"(tRCD + n*(длина посылки) + CL)/n" - не понял.
"чтение завершится на столько позже" - данные передадутся несколько позже, но закрыть строку можно сразу через 4 такта.
"burst length очень часто равен 4" - и когда это "часто". Процессор имеет свою предвыборку. Он читает сразу пачку из 64 байта.
"ничего страшного (но не факт!)" - факт. Так неписано в спецификации и именно эта цитата приведена мной в форуме и именно про неё я тебе несколько раз говорил.

Посмотри на цитату из спецификации на 2 странице форума. Что тут не понятно? Причём здесь "не такая крутая"?

Специально никто ничего не тормозил. Кроме всего прочего, DDR2 отличается пониженным питанием 1,8 В. Возможно это так же повлияло на скорость.

Ещё про tRAS и злополучную формулу:

GReY Интересно. А откуда это? Интересно почитать в полном контексте.

Enot


Сплош и рядом, на чипсетах VIA даже параметр такой есть в биосе.



Если передача не завершена, то закрытие страницы может привести к потере части информации. Поэтому нужно дождаться завершения передачи данных.



Плиз, процитируй ещё раз.

Добавлено спустя 1 минуту, 8 секунд:


LostCurcuits. Воспользуйся поиском.

GReY A READ burst may be followed by, or truncated
with, a PRECHARGE command to the same bank
(provided that AUTO PRECHARGE was not activated).
The PRECHARGE command should be issued
X cycles after the READ command, where X
equals the number of desired data element pairs
(pairs are required by the 2n prefetch architecture).

Добавлено спустя 4 минуты, 55 секунд:
Далее на рисунке примечания
Precharge may be applied at (BL/2) tCK after the READ command.
Note that Precharge may not be issued before tRAS ns after the ACTIVE command for applicable banks.[/quote]

Теперь конкретно по мушкину:


Расшифровываю: активизация страницы вызывает перенос данных из ячеек в page buffer, из которого они потом выбираются по сигналу CAS# и переносятся в output buffer, а оттуда - на шину данных, причём переносится столько слов, каков burst length. Перенос данных начинается спустя CL и завершается, соответственно, спустя такое же время после "снятия" CAS#. Деактивация (а не закрытие!) страницы раньше начала переноса последнего слова из burst может иметь последствия недетерминированного характера.

Добавлено спустя 7 минут, 7 секунд:
По цитате с жедека:
Самое смешное, что никакой команды READ для памяти нет
Чтение начинается автоматом при неготиации CAS#, если не установлен WE. Если установлен, то начнётся запись )))

GReY Понятие команд есть. Разные комбинация сигналов задают команду.

А вот эта фраза полностью подтверждает мушкина
Precharge подаётся как раз спустя tRAS, и будучи поданным рано, прервёт burst. А будучи поданным СЛИШКОМ рано, обломает всё чтение.
Вот у меня сейчас память работает на 3-2-2-2CL, надо проверить, насколько ускорится память с увеличением tRAS...

Команда называется Precharge. А "деактивация" и "закрытие" используется в данном контексте как синонимы.

Добавлено спустя 2 минуты, 39 секунд:
Ты что!?? Читать разучился.

Enot

Это ещё почему? Повторяю, что у меня память работает при tRAS=3, а при tRAS=2 уже полный капут. Как ты думаешь, почему?

"the time needed to establish the necessary potential between a bitline pair within the memory array " не достигнут. Соответственно операция закрытия выполниться не может.

Не совсем. Закрытие приведёт к невозможности чтения чего-либо вообще. Потому и висяк. Вот это я и назвал "слишком".

Добавлено спустя 41 минуту, 23 секунды:
Кстати, есть рацпредложение!
Жордан уже написал цикл статей по платформе на P4, пусть он ещё проверит и зависимость того же SBC от tRAS на i865, чтобы больше не было недоразумений.

Добавлено спустя 13 минут, 58 секунд:
Хм, красивая и наглядная диаграмма по ссылке из сабжа:
#77
Для тех, кто не понимает по французки
http://babelfish.altavista.com/babelfis ... m&lp=fr_en

Вот новость про DDR2 с 3DNews.

Хм, а ведь далеко не так плохо всё с DDRII, как нам пытаются нарисовать новостные издания!
Берём даташиты и сравниваем:
ValueRAM DDR533 против HyperX PC4300

Clock Cycle Time (tCK) 3.75ns (min.) / 8ns (max.) против 4ns (min.) / 10ns (max.)
Row Cycle Time (tRC) 55ns (min.)
Refresh to Active/Refresh Command Time (tRFC) 75ns против 70ns (min.)
Row Active Time (tRAS) 40ns (min.) / 70,000ns (max.)
Power (IDD0) 1.440 W (operating) против 8.000 W (max.)

Тайминги 4-4-4 против 3-4-4

Выставил tRAS by Enot
Ура!Атлонище перестал виснуть в memtest86 в 5 и 8 тесте.
Очень рад что прочитал эту статью.

ну ты даешь, это уж сто раз в форуме обсуждалось.

P.S.
О "критике заслуженных производителей памяти".

После опубликования статьи, в форуме была приведена цитата с www.LostCircuits.com, где формула tRAS=tRCD+CL+2 упоминалась и рассматривалась. После некоторого "общения" с автором LostCircuits я склоняюсь к мысли, что именно LostCircuits является родиной злополучной формулы.

Вот наиболее яркая цитата c LostCircuits:
"Naturally, this will incur a quite dramatic performance hit since setting tRAS to 5 cycles (меньше рекомендуемого значения) will kill the bursts 5-8 in some of the transfers after the second clock. ... Needless to say that this is also an almost guaranteed way to kill the HDD."

Сайт www.LostCircuits.com является довольно уважаемым, в том числе и мной. При подготовке материала я нашёл на этом ресурсе лишь поверхностное рассмотрение этого вопроса. Но в некоторых статья на LostCircuits, не относящихся напрямую к параметрам памяти, приведены достаточно подробные объяснения формулы Mushkin. Учитывая высокий авторитет LostCircuits, я написал письмо автору Michael Schuette (MS) ms@lostcircuits.com. В результате у нас получилась не большая но "сложная" дискуссия.

Всего мной было написано 11 писем (на данный момент), со стороны MS почти столько же. Перечитывая их, я нашёл очень много прямых ошибок со стороны оппонента. Характерным примером вляется формула для единичного чтения tRAS=tRCD+2 (для BL=4). Понадобилось 4 (!) письма с очень подробными, "весомыми" доводами и цитированием спецификации, чтобы мнение MS сменилось с "I am always right and the above cannot work " на "OK, it seems I was wrong regarding the time at which the precharge command is issued".

Собственно в результате дискуссии никто не изменил мнения. Ниже я приведу основные выводы. Конечно это немного "однобоко" и вырвано из контекста. Тем не менее всё это было сказано (написано). Эти выводы были сделаны почти в конце переписки, несмотря на то, что все они были подняты в начале. Сейчас это выглядит, как будто я послал вопрос и получил чёткий ответ.


О повреждении диска при слишком низком tRAS:
Вопрос: "I hear some memory work well on 2-2-2-3."
Вопрос: "I am personaly use tRAS=4 for long time without any fail."
Ответ: "Because a tRAS of 3 cannot be executed.." (далее на аналогичные вопросы ответа получено то же не было)
Вопрос: "The corruption of HDD arises only when system is bieng shutdown or when any write operation occur?"
Ответ: "Nobody knows, it happens within a few days or weeks and has been very reproducible on multiple systems. It usually takes some 2-3 weeks for the problems to occur, though."
Вопрос: "So true is that HDD corruptions may be with to low tRAS. Any "shutdown" or "write" words are only estimates without direct proofs. Right?"
Ответ: "Correct"

О формуле tRAS.
Ответ: "... this is a rule of thumb for the minimum tRAS value ..."
Ответ: "... The only suggestion I have made is that the historical rule of tRAS=tRCD+CL no longer applies because DDR abides by different rules and that there are differences between chipsets as well."

После замечания MS о том, что полученные мной данные при tRCD=5 нельзя считать корректными из-за значения, не соответствующего спецификации, я решил провести дополнительное тестирование. В качестве теста использовался только SBC. Тесты проводились под DOS (у SBC оказалась в наличии и такая версия), использовались RAM диски. Точность результатов получилась очень высокой при небольшом времени тестов. Была получена зависимость производительности от tRAS при tRCD=2,3,4,5 и CL=2,3. В общем то, единственным существенным выводом, сделанным на основании графиков, является только то, что в статье все написано правильно...


Подведу небольшой итог.
-То, что написано в статье о tRAS - написано правильно. Дискуссия с MS (LostCircuits) только подтвердила это.
-На уважаемом и авторитетном ресурсе LostCircuits имеются замечания о tRAS, которые рассматриваются и опровергаются в моей статье.

Doors4ever
Возможно такой PS можно добавить в статью. (возможно нет)

Вопрос такой: Память (DDR2) стабильно работает на двух вариантах таймингов. Какой из вариантов по вашему производительней?

1)
CAS Latency Time...............4
DRAM RAS# to CAS# Delay...3
DRAM RAS# Precharge.........2
Precharge dealy (tRAS)........4

2)
CAS Latency Time...............4
DRAM RAS# to CAS# Delay...2
DRAM RAS# Precharge.........2
Precharge dealy (tRAS)........9

ухты...