Uncle_Johan
Ну вот мне тоже интересно, что там с архитектурной точки зрения не так у этих архитектур - в вашем изложении. Почему вы правы? Почему считаете - что критикуемая давно - реализация Q-шек в виде склейки - теперь вдруг перестает быть бутылочным горлышком и становится избыточным? Еще поясните реализацию диспетчера, который разбрасывает потоки по ядрам и что тут ничего страшного нет? Почему не учитываете, что КП может вносить свои коррективы при обмене инфы между ядрами и т.д. и т.п.?


Уверен, что 99% отписавшихся (и я в них).

Потому-что можно смотреть на реализацию, а можно на конечный результат.

Новые игры и тесты показали всю реализацию избыточности ) ,а игры которые еще не вышли еще покажут с избытком )

Пока не видел НИ ОДНОГО теста, показывающего именно узость "слейки" квада. Убогость контроллера памяти(по сравнению с и7, хе-хе) - да, насчёт "склейки" - одни досужие домыслы. Uncle_Johan дело говорит. Есть реальные тесты на ФСБ - милости просим, а с хрустальным шаром(от чего это "слили" 775? наверно, от узкой межпроцесорной шины!) - не сюда
Кстати, все помнят, как АМД распиналось, говоря о "нативности в четырёх ядрах" своего первого Фенома - и как он слил, со всей своей "нативностью" интеловым корам?...
Да, и по поводу статьи...
Уважаемый Phoenix_!
Лично для меня статья не очень актуальна, но, читая твои труды, раз за разом вижу, что народ жалуется на "перегруженность" графиками. Помнится, когда-то давно я советовал строить графики, "как на thg" - выбирать "галочками" сравниваемое железо, и смотреть уже не всё сразу, а только то, что интересует - не знаю, как "по-умному" называется такая конструкция. Не надумал к ней повернуться? Хотя бы разочек?
А за статью - спасибо, хоть и поздновато(но это, думаю, не твоя вина)

http://www.thg.ru/cpu/intel_qx9650_penryn_yorkfield/intel_qx9650_penryn_yorkfield-06.html#_40_fsb1600__

Предполагаю что шина не ограничивает.

Gunslinger77
Хорошо что заглянул, а то уже вообще не смотрю здешний холивар.

Автор скрипта не я, поэтому не могу реализовать ваши пожелания. И скорее всего у КАА не найдется времени на такую перетасовку.

Uncle_Johan
Вот это - конструктив. Хоть какой-то. А то подзадолбался уже разгребать пачки разноколиберных тестов...
Phoenix_
Да меня предновогодний психоз замучил - тот, который касаемо апгрейда
Не найдётся - ну ладно, просто раз за разом про "перегруженность графиков" - те же грабли из статьи в статью. Почему бы не попробовать? Если шаблон понравится - можно его будет для других статей использовать... Всё равно спс

Кем и где критикуемая ? горлышком чего ? она не становится избыточной, она остаётся прежней , пока никаких данный принципа реализации такой склейки я не нашёл, могу лишь зделать предположение что ёркфилд это не совсем 2 вольфдейла, и кое какие реализации обмена данных между раздельными кристаллами в пределах корпуса присутствует, например через очередной "концентратор" шины FSB, как любит интел, который в свою очередь может отражаться на частотном потенциале разгона по шине у квадов

А чего тут страшного ? представье себе что диспетчер это босс, а ядра это рабочие, так вот, босс даёт каждому рабочему свою работу, и ему без разницы где работают рабочие, в одной комнате или в разных, они занимаются каждый своим делом, и делают то что сказал босс, а заставить их всех делать 1-но дело но в 4-ре раза быстрее он неможет, и ниодна из современных реализаций многоядерных процессоров этого тоже зделать неможет, так понятней ?

А что здесь учитывать ? какие он может вносить корективы в работу обмена ядер ? Это отдельный блок, который очень далёк от ядер. между ним и ядрами ещё есть L1, L2 и системная шина через которую он подключен (незнаю как называется, скажите кто знает), L3 тоже висит на этой шине, и контролер НТ, и ещё через эту-же шину ядро может запросить данные из кэша соседнего, и я как раз и хочу узнать что это за шина, и степень её ширины, битность, частоту, кратность

Добавлено спустя 46 минут 34 секунды:
Ещё интересный нюанс с икп в процессорах амд, теоретическая ПСП DDR3 1333 достигает 21Gb/c? а в реале же чтение происходит 8-9Gb/s, только разогнанные уходят за 10, не особо то и разница с дискретным кп неправда-ли ? так о чём-же это говорит?, о недостаточной эффективности икп? или о ограниченности шины по которой он сообщается с ядрами ? (этого я незнаю, кто может что рассказать ?), толку от интегрированности такого контролера невижу, латентность ниже, ну более быстрее на несколько ns он начнёт чтение и чё ? выдать больше половины того, что может прочитать, он всеравно несможет.

Это именно два вольфа, т.к. переделка кристалла - довольно дорогая операция

Это так в случае двух раздельных процессоров на плате (два сокета).
На деле - у ядер есть общие данные, которые нужны попеременно то одному то другому ядру, плюс нужно обеспечивать когерентность кэшей.

У амд это x-bar, который управляет всеми потоками данных. Общие для работы ядер данные лежат в L3. За счёт этого одним узким местом меньше.

для кого дорогая ? для огромной корпорации разработчика микропроцессоров? а не предполагали ли вы что ещё на стадии разработки это был 1-но ядерный процессор, патом 2-х, и патом 4-х, хоть и на разных кристаллах, в брифе интела сказано что разработки вольфа и ёрка велись паралельно, зачем им было разрабатывать паралельно 2 технических проэкта когда можно было обойтись 1-м, логичней предположить что 1-но ядро у ёрка это не вольф в чистом виде, а некая его модификация с каким-нибудь чипом комутатором шины фсб на кристале, а уже второе это самый обычный вольф, или вам известно о всех незадействованых блоках в вольфе ? мне неизвестно, я только предполагаю, потому что невозможно развести просто так шину с топологией точка-точка на 3 точки.

Странный тест, совершенно не ясно что тестировалось.
Пример: у машины Х предположительно хлипкий карданный вал, ставим в два раза прочнее и начинаем тес тировать скорость, разницы нет, вал нормальны, правильно?
Или у машины Х низкие обороты карданного вала, ставим перед ним повышающий редуктор, а после понижающий, разницы нет, значит не надо скорость повышать..
На самом деле надо сравнивать пропускную способность и латентность, а не частоты фсб.. от которых все это зависит, но совсем не напрямую.

Тогда наводящие вопросы:
1). Зачем увеличивали шину FSB еще на Core 2 Duo если и 2х Duo за глаза этой FSB.
2). Зачем такой огромный кэш этим процессорам? И что будет, если этот кэш урезать в два раза (именно на квадах, а не дуах)?


Дак ничего, если только не учитывать, что процессы будут блуждать по ядрам из-за "глупого" Босса, которому пофиг в какой комнате и сколько процессов рабочих сидят, так еще и инструмент надо не по коридору доставлять, а через проходную с выходом к КП и ОЗУ воротам (пропускному пункту), что для Duo это все параллельно (кэш Л2 весь общий), а в Quade необходимо из кэша одного кристалла перегнать в кэш другого кристалла через КП в ОЗУ по шине FSB данные, а при этом идет закачка еще данных и с ОЗУ через все тот же FSB?


Такое, что это посредник - что это такое - объяснять думаю не стоит.


А какая он получается в i7 860? Лучше, но все еще далека до идеала - и зачем тогда туда впарили этот КП?

PS: Вот вы тут отчитывались, что надо почитать, но в ваших знаниях я разочарован и еще более разочарован в вашем знании русского языка - надо искать учебник по граматике.

Добавлено спустя 4 минуты 46 секунд:

И опять пшик (потрясения воздуха) и никакой конкретики...
Намекну, зачем тратиться (посмотрите на АМД, да склейку через HT создать было еще проще - оно и так было избыточным там, но они много выиграли от монолита - лучше бы сэкономили), если реально создать склейку из двух ядер на максимально возможной частоте FSB. 2х4Мб 1066МГц FSB, 2x2Mb 1333MHz FSB (зачем было так шину задирать и при этом частоту ставить там невысокую в номинале?)?

Возвращаясь к теме разговора - шибко странные результаты масштабирования на Core2 в тестах Arma 2: прирост от четырех ядер просто никакой, а минимальный фпс подозрительно низок.

А зачем резать, если он там есть?


Мб для повышения производительности быстрой ddr3.
А вообще есть и 8400гт с 2-мя гигами памяти, но никто-же не спрашивает, зачем...

В ArmA 2 НЕ БЫВАЕТ подозрительно низких фпс. Она, при желании нагнёт любой конфиг, даже под азотом.

moty



В данном случае видно что БЫВАЕТ. Результаты на 775 странные.

Где сказано что для Core 2 Duo её увеличивали ? может её увеличивали для Core 2 Quad, и как общий стандарт для пенринов.

Микро-архитектура Core была разработана таким образом, что доступ к основной памяти осуществляется очень редко. Это достигается за счёт предварительной (спекулятивной) загрузки данных. Большой кэш L2 в 12 Мбайт (2 x 6 Мбайт) ещё сильнее снижает зависимость производительности CPU от памяти.
будет тоже что и с атлонами по отношению к феномам.

У амд и интел по видимому разные боссы

(1)player писал(а):

так еще и инструмент надо не по коридору доставлять, а через проходную с выходом к КП и ОЗУ воротам (пропускному пункту)

У каждого рабочего интел свой ящик инструментов L1, а умный прораб (блок предвыборки) положит гвоздь рабочему в ящик до того момента как рабочий повернётся чтобы его использовать, и пофигу откуда ему его доставят, хоть через всю страну, главное что кпд рабочего при этом ниже не станит, рабочий не будет ждать.

(1)player писал(а):

в Quade необходимо из кэша одного кристалла перегнать в кэш другого кристалла через КП в ОЗУ по шине FSB данные

пишите И.М.Х.О. в вашем выводе эксклюзивный метод работы с кешем, у интел он инклюзивный, во первых он не будет передавать данные между кешами ,и уже тем более он не будет это делать через кп и рам, а вы не предполагали что по принципу инклюзивности они просто будут дублироватся в L2 обоих кристалов? более чем уверен что о работе склейки между кристалами вам как и мне ничего неизвестно.

(1)player писал(а):

при этом идет закачка еще данных и с ОЗУ через все тот же FSB?

аналогично x-bar у амд, только магистраль дискретная

(1)player писал(а):

это посредник - что это такое - объяснять думаю не стоит.

Думаю стоит, ваше представление что это такое мне уже интересно.

(1)player писал(а):

А какая он получается в i7 860? Лучше, но все еще далека до идеала - и зачем тогда туда впарили этот КП?

С нуля и сразу лучше, и в этом цп это всего-лишь производная разработаннго интел 192 битного икп.

(1)player писал(а):

PS: Вот вы тут отчитывались, что надо почитать, но в ваших знаниях я разочарован и еще более разочарован в вашем знании русского языка - надо искать учебник по граматике.

бла бла бла, суть думаю ясна

Надо было амд намекать а не мне, зачем смотреть как конкурент корчится в конвульсиях создания монокристала, когда рынок завален 4-х ядерными процессорами? это война технологий друг мой, кто делает топовый продукт первым тот кушает сливки, а типерь примените метод эксклюзивности амд кеша через НТ, проще уж 2 системника рядом поставить и через сетевой линк их обьеденить и не мучить ядро долгим ожиданием удачного попадания в кеш через 2 посредника и 3 шины

почему-же не высокая ? E8700 3.5Ггц, да собственно и тех частот на момет заполнения рынка хватало на "добивку гвоздей" в гроб товарища , да и наверно затем зачем было внедрять НТ2, НТ3 в процессоры амд

Добавлено спустя 16 минут:
Да и кстате, пока первый феном со скрипом переклёпывали во второй, зачем было создавать сильного соперника на внутреннем рынке в предверии анонса нового продукта i7, когда и сущевствующим долгое время на рынке процессорам core 2, амд не представил соперника.

Очевидно что в одно-двупоточном ПО нативный квад это минус а не плюс. Интель смогла выкрутится из этого положения сделав(в нехалемах) очень быстрый кэш Л3(да и Л2 тоже). У амд в то время не было таких технологий.

вместо умного слова можно было выразиться более простым выражением согласование или синхронизация

при таком подходе в когерентности думаю нет смысла.

Добавлено спустя 3 минуты 58 секунд:
Спрашиваю ещё раз, кто знает конкретно как реализована работа обмена данными в склейке напишите, отпивать из бидончика с блевотиной и добавлять своей ненадо

(Глазаб мои вас не видели! link
serj)