хех старая интерсная темка
кстати фокус с Tras на nforce2 раскрывается просто - на этом чипсете Trc всегда фиксирован для памяти с любыми настройками Tras (Trc=11 для DDR333 и Trc=13 для DDR400)
из логики работы памяти легко понять ,что оптимальный Tras будет вычисляться как 13 - Trp для DDR400 ( и 11 - Trp для DDR333)
во всяком случае эксперименты на моей системе это доказали

PSнадеюсь народу до сих пор сидящему на nforce2 моя инфа будет полезной

UP`ну тему анализом производительности модулей памяти 2005-го года: https://www.ece.umd.edu/~blj/papers/thesis-PhD-wang--DRAM.pdf

Вполне может быть и инвертированный сигнал. Дело в том, что при инверсии сигнал сдвигается относительно исходного по времени (где-то в наносекундных масштабах) и тогда его можно на ИЛИ-НЕ, который выдаст наружу короткие пики. Эти пики могут быть использованы для переключения состояния RS-триггеров, которые можно последовательно соединить в счетчики. Счетчик в свою очередь может использоваться как вход декодера управляющего схемой.
Очевидно, что так оно и есть т.к. CL имеет градацию в пол такта.

Похоже, что CL не может быть меньше 2 из-за пресловутого RL-1. Вероятно имеет место два параллельных конвейера: который выполняет чтение и управляет самой памятью и тот который обрабатывает внешние команды с задержкой в пол такта или такт.


Еще интересней, что Trc11 / DDR333 и Trc13 / DDR400 примерно равно 0,033. Возможно и совпадение, но а вдруг Maximum(Tras)=0,033*DDR-Trp .



Предположу, что имеет место зависимость от tRP из-за блочной сортировки. Следовательно и зависимость от tRAS т.к. Trc на NF2 фиксирован.